華為首席科學家示警：輝達晶片逼近物理極限，自研「韜定律」與「邏輯折疊」成制裁下突圍關鍵

廖恆明確表示，摩爾定律（Moore's Law）在單位電晶體成本持續下降這個經濟效益層面，從16奈米與7奈米節點開始就已實質終結。如今剩下的只有性能與能效上的微幅增長，但連這些也正在遞減 。他特別警告，輝達透過打造巨大的單晶片（monolithic die）並搭配大量HBM來驅動AI效能的策略，將是首當其衝的受害者。他說：「透過不斷增加更多電晶體與更高頻寬記憶體來擴大規模，這種做法正變得無法持續。」

替代方案：韜定律與邏輯折疊

華為提出的替代方案於2026年5月在上海舉辦的IEEE國際電路與系統研討會（ISCAS）上正式發表，並由廖恆在7月的專訪中進一步闡述 。

韜定律（Tau Scaling Law）： 這是華為提出用以取代摩爾定律的新衡量標準。它不再以電晶體尺寸（奈米）為進步指標，而是致力於優化整個計算堆疊中的τ（tau，也就是訊號傳輸時間）。其核心目標是盡可能減少資料移動的延遲，而非縮小元件特徵尺寸 。

邏輯折疊（LogicFolding）架構： 這是實現韜定律的硬體設計技術。邏輯折疊是一種類似3D晶片設計的手法，能在同一顆晶片中垂直堆疊邏輯電路 。華為宣稱，邏輯折疊可以在不依賴極紫外光（EUV）微影設備（也就是華為因美國制裁而無法取得的設備）的情況下，實現53.5%的電晶體密度提升 。華為公開的目標是，透過此設計方法論，在2031年前產出「1.4奈米等級」的晶片，等同於宣稱能繞過EUV設備限制，以架構創新而非製程微縮來達成目標 。

戰略與地緣政治脈絡

這些技術宣稱與華為在中美科技戰中的處境密不可分。韜定律與邏輯折疊被明確定位為：在無法取得先進西方微影設備（如ASML的EUV掃描機）或台積電（TSMC）等領先晶圓代工廠服務的情況下——這些都因美國出口管制而對華為斷供——打造先進晶片的可行路徑 。

廖恆也坦言，華為無法在單卡規格的硬碰硬戰爭中勝過輝達。因此他主張，未來將屬於系統層級的效能競爭，也就是透過華為的全端軟體（CANN、MindSpore）與大規模叢集網路技術，彌補單顆晶片效能的不足 。

這場訪談是華為頂尖晶片架構師難得的公開露面。將西方目前優勢包裝為「死路」，而華為在制裁下的受限路徑則為「未來」，這不僅是技術論述，對於中國國內的半導體生態系而言，也是一劑激勵士氣的強心針 。

外部疑慮

路透社等媒體指出，雖然華為提出的方法確實新穎，但尚未在大規模應用中獲得驗證。邏輯折疊是否能真正達到與輝達下一代架構匹敵的實際效能，仍是個開放性問題。部分分析師認為，這與其說是真正的技術突破，不如說是受困於制裁下的策略性替代方案 。第一個真正的考驗將是華為的下一代智慧型手機晶片，廖恆表示，這款晶片將在2026年稍晚被拆解分析，屆時便能看出這套方法在縮小與競爭對手差距上，究竟能走多遠 。