從實驗室走進晶圓廠：2D材料電晶體的歷史性一步

多年來，半導體業界一直將厚度僅數個原子的「二維材料」，視為突破矽材料物理極限、延續邏輯電晶體微縮之路的希望。然而，真正的障礙始終在於製造──如何讓這些脆弱的新材料，在標準的12吋（300mm）晶圓上，以能與尖端矽製程匹敵的尺寸運作，一直是個遙遠的目標。

如今，這個差距已被大幅拉近。2026年6月，在IEEE/JSAP VLSI技術與電路研討會上，由比利時微電子研究中心（imec）、荷蘭微影設備巨擘艾司摩爾（ASML）與台灣晶圓代工龍頭台積電（TSMC）組成的聯盟，發表了一項史無前例的展示：在12吋晶圓上，成功整合僅50奈米接觸式閘極間距（Contacted Poly Pitch, CPP） 的n型與p型二維材料場效電晶體。

這不僅是另一個實驗室裡的成果，更是業界首度在同一片量產級尺寸的晶圓上，共同製造出互補式（nFET與pFET）二維電晶體，且其間距被普遍認為是區分學術研究與工業製造的關鍵門檻。

他們究竟打造了什麼？

研究團隊展示了兩種互補的元件類型，分別採用不同的原子級厚度通道材料：

• n型場效電晶體（nFET）：使用二硫化鉬（MoS₂） 作為通道材料。
• p型場效電晶體（pFET）：使用二硫化鎢（WS₂） 或二硒化鎢（WSe₂） 作為通道材料。

所有元件都在同一片12吋矽晶圓上，透過一套可擴展且與後段製程相容的整合流程製造而成。其中，採用鎢基材料的pFET特別引人注目，因為imec在2025年IEEE國際電子元件會議（IEDM）上，才剛發表過採用單層WSe₂的pFET，其驅動電流高達690µA/µm，寫下當時的效能新紀錄。

關鍵數字：50奈米閘極間距

這項成果最受矚目的指標，就是nFET與pFET元件所達成的50奈米CPP。在半導體製造中，接觸式閘極間距是衡量電晶體密度的最重要尺度之一，更直接反映了邏輯製程微縮的積極程度。

讓我們更具體地理解這個數字：當前業界最先進的矽製程節點，其閘極間距已低於50奈米。如今，二維材料電晶體在12吋晶圓上同樣證明了50奈米的微縮能力，這代表這些特殊材料，不僅能在微小的研究樣品中實現，也能在與量產晶圓廠相同規格的載具上，站上同樣的競技舞台。

單一整合流程創造三項里程碑

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這項合作研究一舉達成了三項具體且可量測的成果，標誌著二維材料研究向前邁出了明確的一大步：

1. 全球首創在12吋晶圓上，實現間距50奈米的微縮nFET與pFET。
2. 這兩種極性的電晶體在閘極電壓為零（Vg=0V）時，皆展現極低的關閉狀態電流（Ioff）。
3. 使用WSe₂通道的pFET效能，已逼近創下紀錄的實驗室元件水準，驗證了此整合方法能有效維持材料品質。

此外，這套類似CMOS的整合方法在整片晶圓上，產出高達94%的可操作電晶體（定義為Imax/Imin大於10⁵），成功證明了這套製程的強韌性與穩定度。

促成這一切的幕後製程

是什麼讓這項技術得以從實驗室跨進晶圓廠？關鍵在於該聯盟針對過渡金屬二硫族化物（TMDs）這類二維材料，開發了一套全新的整合方法。這套流程包含了幾項對工業化可行性至關重要的模組：

• 極紫外光（EUV）微影技術：用來繪製50奈米間距所需的極微小特徵。
• TMDC材料轉移技術：能適用於整片晶圓的規格。
• 高介電常數（High-k）介電層整合：用於閘極堆疊。
• 通道隔離與先進的化學機械平坦化（CMP）步驟。

正是這套結合標準半導體製程工具與客製化二維材料處理手法的流程，使此成果成為真正的製造突破，而不只是一場材料科學展示。

一次跨越兩道障礙

要讓二維電晶體在邏輯晶片領域取代矽，業界必須克服兩道根本挑戰。首先，必須建立一套能在12吋晶圓上運作的完整整合流程，這是現代晶片生產的標準。其次，此流程必須能讓n型和p型元件在同樣嚴格的微縮尺度下共同運作，因為CMOS邏輯需要互補的配對。

ASML、台積電與imec的這項成果，僅靠單一展示就清除了這兩道障礙。結合imec在TMD元件上的長期研究、ASML的微影實力與台積電的製造專業，該團隊證明二維材料電晶體，能以未來邏輯節點所需的密度進行量產規模的製造。

這在後矽時代藍圖中的定位

這並非一次性的實驗，而是整個業界長期持續努力所累積的成果。

imec早在2018年就開始投入二維FET材料的12吋整合研究，當時該中心首度展示了在整片晶圓上直接以MOCVD技術成長WS₂。2019年，他們展示了通道長度僅30奈米的超微縮MoS₂電晶體。到了2020年，imec正式將二維材料納入其邏輯微縮藍圖，預測將從A7節點開始導入。

在更近期的2025年IEDM大會上，英特爾晶圓代工服務（Intel Foundry）與imec也分別展示了關鍵2DFET模組的12吋晶圓廠相容整合，包括源極/汲極接點與閘極堆疊。同樣在該會議上，imec與台積電的合作更締造了WSe₂通道pFET的效能紀錄，為2026年的突破奠定材料基礎。

2026年6月發表的這項成果，將上述各條研發路線匯聚成一個完整展示：在量產級晶圓上，實現具晶圓廠相關閘極間距的互補式二維電晶體。這套整合方案預期不僅適用於本次使用的MoS₂、WS₂和WSe₂，也能應用於其他二維通道材料。

下一步是什麼？

這項突破在VLSI 2026研討會上以論文T1.3的形式發表，題為「首條EUV致能的12吋晶圓廠50奈米間距2D材料通道N與PMOS電晶體整合路徑」。儘管元件特性表現亮眼，這仍是一項研究展示，而非商業產品。其效能與可靠度還需在更緊密的間距下驗證，且業界尚未針對未來節點的二維材料堆疊達成標準化共識。

但這項成果的意義至為明確：半導體產業首度掌握了具體證據，證明二維電晶體可以循著與矽相同的製造路徑前進。通往後矽時代邏輯元件的競賽，如今正式展開。