這是一項重要的技術里程碑——CoWoS 現在已進入高量產（HVM）階段，儘管其封裝內包含多顆晶片與多組 HBM 堆疊，結構複雜，但仍能達到近乎單晶片等級的良率。

未解的供應瓶頸：記憶體與 ABF 基板

何軍明確指出，供應鏈的瓶頸正從台積電自身的 CoWoS 產能，向上游移動：

• HBM 記憶體：三大 HBM 供應商（SK 海力士、三星、美光）在 2026 年的產能已全數被訂購一空 。此外，HBM4E 12 層堆疊存在良率風險，業界傳出部分客戶可能退回採用 8 層堆疊方案，這將使每個封裝的有效記憶體容量減少約 33% 。
• ABF（Ajinomoto Build-up Film）載板：ABF 載板仍是高層數覆晶封裝的關鍵瓶頸。台積電的 CoWoS 產能本身在 2026 年已全數滿載，並延續到 2027 年，AI 封裝訂單的交期長達 52 至 78 週 。無論台積電有多少 CoWoS 產線，ABF 載板的供應不足是限制其最終出貨量的結構性因素 。

擴張藍圖：從 5.5 倍到 14 倍光罩（2028–2029）

台積電提出了積極的光罩尺寸發展藍圖，大致維持「一年一代」的節奏：

14 倍光罩的 CoWoS 預計能整合約 10 顆大型運算晶片與 20 組 HBM 記憶體堆疊在單一封裝內，基本上將封裝本身變成一個系統級的運算基板 。

部份資料來源指出 2028 年量產 14 倍光罩，而何軍的簡報則提到 2029 年，這個差異很可能反映了 2028 年進行設計定案（Tape-out）、2029 年進入量產的時程 。

擴張至 14 倍光罩的關鍵技術挑戰

將封裝尺寸推向 14 倍光罩（甚至更大）將面臨多項物理與製程挑戰：

• 翹曲與機械應力：更大的封裝面積會在中介層、載板與晶片堆疊間產生顯著的彎曲與應力，需要先進的材料與製程控制 。
• 訊號完整性與互連密度：要在 3 倍大的面積上維持高頻寬、低延遲的連接，需要微凸塊、矽穿孔（TSV）與重新分佈層（RDL）的技術進步 。
• 供電與散熱管理：一個包含約 10 顆大型運算晶片與 20 個 HBM 堆疊的 14 倍光罩封裝，功耗極高，需要全新的散熱解決方案與供電網路設計 。
• 微影拼接：當封裝面積大於單次微影曝光的光罩尺寸時，需要進行精準的多重拼接，這是大規模量產良率的關鍵挑戰 。
• 載板供應：更大的封裝需要更大、層數更多的 ABF 載板，而這恰好是目前供應最短缺的元件 。

台積電認為，針對這類需要最高互連密度的超大封裝，晶圓級 CoWoS 技術仍是最佳路徑，因為面板級封裝（Panel Level Packaging）技術目前仍無法達到 CoWoS 的互連密度 。

與英特爾的競爭態勢

台積電在 OCP APAC 峰會上的揭露，與英特爾的封裝技術形成了直接對比：

• 良率差距：多個業界消息來源指出，英特爾的 EMIB-T（嵌入式多晶片互連橋接） 先進封裝技術仍在追趕 90% 的良率，而台積電的 CoWoS 已超越 98% 。這在大規模量產上形成了超過 8 個百分點的良率差距。
• 光罩尺寸藍圖：台積電目標是 2028-2029 年達到 14 倍光罩 。英特爾公開的目標則是在相近的時間點達到 12 倍光罩，台積電的目標面積大約大上 15–20% 。
• 產能與生態系：台積電在 2025 年將 CoWoS 產能擴充了 106%，並將 2026 年的資本支出提高至創紀錄的 600 至 640 億美元，部分資金即用於擴充封裝產能 。CoWoS 產能目前已預訂一空至 2027 年，這意味著台積電的客戶（如 Nvidia、AMD、博通等）已被深深鎖定在其封裝生態系中，形成一道結構性的護城河 。
• 英特爾的處境：英特爾的晶圓代工封裝業務（包括 EMIB-T）仍處於良率爬坡階段，尚未達到可與之相比的生產規模。良率與產能的巨大差距，確保了台積電在可預見的未來，仍將是高階 AI 加速器領域主導性的先進封裝供應商。

總結

台積電的 5.5 倍光罩 CoWoS 已達成 98-99% 的高量產良率，將 AI 晶片的供應瓶頸從台積電自身的封裝產線，轉移到了 HBM 記憶體與 ABF 載板的供應。該公司計劃在 2028-2029 年將封裝尺寸擴大到 14 倍光罩（約 12,000 平方毫米），可整合約 10 顆運算晶片與 20 組 HBM 堆疊，但將面臨顯著的機械、散熱與載板供應挑戰。相較於英特爾的 EMIB-T（良率估計約 90%），台積電在先進封裝領域擁有壓倒性的良率、規模與產能優勢。

這是一項重要的技術里程碑——CoWoS 現在已進入高量產（HVM）階段，儘管其封裝內包含多顆晶片與多組 HBM 堆疊，結構複雜，但仍能達到近乎單晶片等級的良率。

未解的供應瓶頸：記憶體與 ABF 基板

何軍明確指出，供應鏈的瓶頸正從台積電自身的 CoWoS 產能，向上游移動：

• HBM 記憶體：三大 HBM 供應商（SK 海力士、三星、美光）在 2026 年的產能已全數被訂購一空 。此外，HBM4E 12 層堆疊存在良率風險，業界傳出部分客戶可能退回採用 8 層堆疊方案，這將使每個封裝的有效記憶體容量減少約 33% 。
• ABF（Ajinomoto Build-up Film）載板：ABF 載板仍是高層數覆晶封裝的關鍵瓶頸。台積電的 CoWoS 產能本身在 2026 年已全數滿載，並延續到 2027 年，AI 封裝訂單的交期長達 52 至 78 週 。無論台積電有多少 CoWoS 產線，ABF 載板的供應不足是限制其最終出貨量的結構性因素 。

擴張藍圖：從 5.5 倍到 14 倍光罩（2028–2029）

台積電提出了積極的光罩尺寸發展藍圖，大致維持「一年一代」的節奏：

14 倍光罩的 CoWoS 預計能整合約 10 顆大型運算晶片與 20 組 HBM 記憶體堆疊在單一封裝內，基本上將封裝本身變成一個系統級的運算基板 。

部份資料來源指出 2028 年量產 14 倍光罩，而何軍的簡報則提到 2029 年，這個差異很可能反映了 2028 年進行設計定案（Tape-out）、2029 年進入量產的時程 。

擴張至 14 倍光罩的關鍵技術挑戰

將封裝尺寸推向 14 倍光罩（甚至更大）將面臨多項物理與製程挑戰：

• 翹曲與機械應力：更大的封裝面積會在中介層、載板與晶片堆疊間產生顯著的彎曲與應力，需要先進的材料與製程控制 。
• 訊號完整性與互連密度：要在 3 倍大的面積上維持高頻寬、低延遲的連接，需要微凸塊、矽穿孔（TSV）與重新分佈層（RDL）的技術進步 。
• 供電與散熱管理：一個包含約 10 顆大型運算晶片與 20 個 HBM 堆疊的 14 倍光罩封裝，功耗極高，需要全新的散熱解決方案與供電網路設計 。
• 微影拼接：當封裝面積大於單次微影曝光的光罩尺寸時，需要進行精準的多重拼接，這是大規模量產良率的關鍵挑戰 。
• 載板供應：更大的封裝需要更大、層數更多的 ABF 載板，而這恰好是目前供應最短缺的元件 。

台積電認為，針對這類需要最高互連密度的超大封裝，晶圓級 CoWoS 技術仍是最佳路徑，因為面板級封裝（Panel Level Packaging）技術目前仍無法達到 CoWoS 的互連密度 。

與英特爾的競爭態勢

台積電在 OCP APAC 峰會上的揭露，與英特爾的封裝技術形成了直接對比：

• 良率差距：多個業界消息來源指出，英特爾的 EMIB-T（嵌入式多晶片互連橋接） 先進封裝技術仍在追趕 90% 的良率，而台積電的 CoWoS 已超越 98% 。這在大規模量產上形成了超過 8 個百分點的良率差距。
• 光罩尺寸藍圖：台積電目標是 2028-2029 年達到 14 倍光罩 。英特爾公開的目標則是在相近的時間點達到 12 倍光罩，台積電的目標面積大約大上 15–20% 。
• 產能與生態系：台積電在 2025 年將 CoWoS 產能擴充了 106%，並將 2026 年的資本支出提高至創紀錄的 600 至 640 億美元，部分資金即用於擴充封裝產能 。CoWoS 產能目前已預訂一空至 2027 年，這意味著台積電的客戶（如 Nvidia、AMD、博通等）已被深深鎖定在其封裝生態系中，形成一道結構性的護城河 。
• 英特爾的處境：英特爾的晶圓代工封裝業務（包括 EMIB-T）仍處於良率爬坡階段，尚未達到可與之相比的生產規模。良率與產能的巨大差距，確保了台積電在可預見的未來，仍將是高階 AI 加速器領域主導性的先進封裝供應商。

總結

台積電的 5.5 倍光罩 CoWoS 已達成 98-99% 的高量產良率，將 AI 晶片的供應瓶頸從台積電自身的封裝產線，轉移到了 HBM 記憶體與 ABF 載板的供應。該公司計劃在 2028-2029 年將封裝尺寸擴大到 14 倍光罩（約 12,000 平方毫米），可整合約 10 顆運算晶片與 20 組 HBM 堆疊，但將面臨顯著的機械、散熱與載板供應挑戰。相較於英特爾的 EMIB-T（良率估計約 90%），台積電在先進封裝領域擁有壓倒性的良率、規模與產能優勢。