三星的垂直飛躍：深入解析全球首款 42nm 柵極間距 3D 堆疊電晶體

三星電子從根本上重新想像了邏輯電晶體的結構，此舉震撼了全球半導體界。在 2026 年 VLSI 技術研討會上，該公司的半導體研發中心展示了業界首款功能性「3D 堆疊場效電晶體 (3DSFET)」，並從超過一千篇投稿中脫穎而出，贏得了大會最負盛名的最佳論文獎 。這不僅僅是一次微小的微縮改良，更是一場從水平到垂直的技術革命，預示著傳統晶片設計中逐漸逼進的物理極限將有望被打破。

這項成就的核心，在於創下紀錄的 42 奈米「柵極間距」（gate pitch，即單一電晶體所佔據的橫向寬度指標）。先前的業界標竿為 48 奈米，這無疑是一次密度上的重大飛躍 。更重要的是，三星並非透過將傳統電晶體單純縮小來達成此目標，而是選擇將其向上建造。

跳脫水平的困境

數十年來，邏輯晶片的演進是一部不斷縮小電晶體尺寸、以便在相同矽晶片面積內塞入更多效能的歷史。然而，這種水平微縮之路已撞上了根本性的瓶頸。為了防止並排擺放的 N 型（NMOS）與 P 型（PMOS）電晶體之間產生電氣干擾，就必須設置一道實體的隔離層。這層絕緣材料無法無限期地薄化，否則將面臨訊號串擾與效能衰減的風險，這實際上對電晶體能排列得多緊密構成了絕對限制 。

三星的創新之舉，便是徹底繞過這個問題。這種全新的 3DSFET 架構不再將 NMOS 與 PMOS 電晶體並排放置，而是將它們垂直堆疊。這意謂著兩種電晶體之間的關鍵隔離層變成了一個垂直的結構，不再消耗晶片上任何額外的表面面積。理論上，這種方法能在相同的佔地面積內，將電晶體密度提高一倍，且無需挑戰水平隔離的極限 。

核心創新：三層奈米片與 42 奈米紀錄

將此垂直構想付諸實現，是材料科學與精密工程的壯舉。三星的團隊並非僅僅將兩個簡單的電晶體堆疊在一起。他們的 3DSFET 在上層（P 型）與下層（N 型）電晶體都採用了三層堆疊的奈米片通道，等同於在一片晶圓上總共堆疊了六層奈米片。這是在 3D 堆疊 FET 或互補式 FET（CFET）中，迄今為止所展示過最多的奈米片堆疊層數 。奈米片架構本身就提供了優異的靜電控制能力，再結合垂直堆疊，為效能與功耗效率創造了強大的綜效。

為了實現此架構，工程師們必須解決電氣隔離上的關鍵挑戰。垂直相鄰的電晶體需要一道完美的絕緣屏障才能獨立運作。該團隊在上、下層元件之間導入了高品質的中間介電層。這個垂直絕緣體正是實現高密度整合的關鍵，它消除了可能導致設計失效的訊號串擾 。

最終成果是一個功能完備、具備 42 奈米柵極間距的元件，這是公開紀錄中最小的尺寸。三星邏輯技術開發團隊的專家權旭賢（Wookhyun Kwon）說明，儘管過去曾有研究發表過更小的尺寸，但此 42 奈米數值是「在已實際製造出的電晶體結構中，所達成的最小紀錄」 。

獲獎肯定的里程碑

這項研究的重大意義，立刻在全球三大半導體會議之一的 VLSI 研討會上，獲得了學術界與產業界的肯定。這篇由黃東勳（Donghoon Hwang）及其同事撰寫、題為《First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications》的論文，在評審過程中獲得了 8.29 分（滿分 10 分）的最高分數，是所有投稿中的佼佼者 。這個卓越的成績不僅讓它贏得最佳論文獎，更被指定為該研討會的技術焦點（Technology Highlight） 。

AI 與高效能運算晶片的未來之路

三星將 3DSFET 架構視為未來高效能邏輯半導體的基礎技術，特別是瞄準了下一代人工智慧（AI）與高效能運算（HPC）應用中，電晶體密度成為關鍵效能槓桿的極端需求 。

然而，我們必須將其視為一項具里程碑意義的概念驗證，而非正式的產品發表。這項成果目前仍處於展示階段。三星邏輯技術開發團隊已表示將持續進行研究，以期最終能達成商業化，但並未提及任何量產時程。要將此單一元件展示轉化為可高良率、大規模製造的製程，仍需投入大量開發工作 。儘管前路漫漫，對於「奈米片時代之後的下一步是什麼？」這個問題，三星已然提供了一個具體且經過驗證的答案：向上發展。