三星三階段 HBM 路線圖：從 4nm 基礎晶粒走向 zHBM 3D 記憶體

三星正在把 HBM 的基礎晶粒（base die）從單純的連接與控制層，逐步轉變為更完整的邏輯子系統，最終再把 AI 處理器與 DRAM 垂直整合在同一個 3D 封裝中。這條路線圖的終點是 zHBM；不過，三星目前公布的高效能數字屬於未來架構目標，並不是已在量產平台上驗證的基準測試結果。1713

三階段路線圖一覽

階段	主要架構變化	預期效益
第一階段：客製化 HBM（cHBM）	將記憶體控制器與更精簡的晶粒對晶粒介面移入 HBM 邏輯基礎晶粒	釋放 AI 加速器晶片面積，降低介面資料搬移成本
第二階段：先進 HBM（aHBM）	在基礎晶粒加入遙測、記憶體擴充控制器與部分處理單元	改善記憶體管理、容量與資料就近處理能力
第三階段：zHBM	將 DRAM／HBM 結構直接堆疊在 AI 加速器上方	縮短處理器與記憶體路徑，增加垂直連接密度

這個演進的關鍵，在於基礎晶粒的角色正在改變。它不再只是負責連接和控制，而會成為日益強大的邏輯子系統；到了 zHBM，甚至會成為垂直整合的運算—記憶體結構一部分。182027

第一階段：cHBM 把控制功能從加速器移出

三星的 HBM4 起點，是以 1c DRAM 搭配 4nm 邏輯基礎晶粒。三星表示，HBM4 每根堆疊的資料傳輸速度最高可達 13Gbps，頻寬最高可達 3,300GB/s；但這些是 HBM4 的產品宣稱，並不是後續 zHBM 概念的規格。3537

第一階段在這項邏輯能力上繼續發展：以更精簡的晶粒對晶粒（die-to-die，D2D）介面，取代 AI 加速器上較大型的傳統 HBM PHY，也就是實體層介面；同時將部分記憶體控制器功能，從加速器移至 HBM 基礎晶粒。1720

這可能帶來兩項主要好處：

• 釋放更多加速器面積： 原本用於記憶體控制與介面的矽面積，可改用於運算單元、快取或特定應用邏輯。
• 縮短電氣路徑： 將功能移入基礎晶粒，可減少加速器與 HBM 之間通訊所需的距離與額外負擔，進而改善介面能效。13

部分報導提到，加速器面積可能回收約 5% 至 10%，效能則可能提升 10% 至 20%。但這些數字來自報導中的路線圖資料，不能視為所有 AI 處理器都會得到的通用結果。1729

第二階段：aHBM 讓基礎晶粒成為主動子系統

第二階段將利用基礎晶粒釋放出的矽面積，加入更多功能。三星提出的 aHBM 概念包含溫度、電壓等狀態的感測器與即時遙測，也納入可靠性與自我測試功能。這些資料可讓系統更精準地因應運作條件，並加強對記憶體堆疊的監控。182728

基礎晶粒也可能扮演記憶體擴充介面的角色，連接額外 HBM，或是 LPDDR 等其他記憶體。如此一來，系統設計者便能在不只依賴本地 HBM 堆疊的情況下，擴大可用記憶體容量。182829

三星還提出在基礎晶粒中加入處理單元。不過，這些處理單元並不是要取代通用 GPU 或 AI 加速器，而是針對部分記憶體密集型工作，在資料附近進行有限度處理，減少封裝內的資料流量，並可能改善記憶體利用率。61927

這是整條路線圖的過渡階段：HBM 仍與處理器並列，採用 2.5D 封裝；但基礎晶粒開始更像一個具備智慧化 I/O 與處理能力的子系統。

第三階段：zHBM 將記憶體直接堆疊在運算之上

zHBM 是最激進的一步。在傳統 HBM 封裝中，AI 加速器與 HBM 堆疊通常並列放置於中介層（interposer）上；三星的 zHBM 概念則是把處理器直接放在 DRAM 堆疊下方，形成真正的 3D 運算—記憶體結構。3732

這種垂直配置旨在縮短資料傳輸路徑，並以分布更廣、密度更高的垂直連接，取代大型的邊緣介面。理論上，它可能帶來：

• 透過更寬的連接提升頻寬；
• 由於訊號傳輸距離縮短，降低 I/O 功耗；
• 為 AI 訓練與推論提供更有效率的資料供應；
• 由於 HBM 不必再環繞處理器側向排列，縮小封裝的橫向占地。13732

因此，zHBM 不只是「速度更快的 HBM」，而是改變記憶體與運算之間的物理關係。最終效益不只取決於 DRAM 速度，也取決於封裝拓撲、介面設計、供電、散熱，以及工作負載對資料搬移的敏感程度。

zHBM 與 HBM5 的目標如何比較？

三星公布及報導中的數字，採用的比較基準和衡量指標並不相同，因此應視為彼此獨立的宣稱，而不是一項可以直接對照的單一基準測試：

• HBM5 相較於 HBM4E： 三星目標是效能提升 2 倍、每瓦效能提高 20%，熱阻降低 20%。部分報導將量產時間放在約 2028 年，但 HBM5 仍屬路線圖世代，尚非廣泛確立的量產標準。4101214
• zHBM 相較於 HBM4E： 以 Hot Chips 相關比較為基礎的報導指出，DRAM 功耗可降低約 70%，DRAM 頻寬則超過 2.3 倍。111
• 較長期的 zHBM 目標： 三星也曾提出相較 HBM4E，最高 8 倍效能、3 倍每瓦效能，以及降低 75% 至 90% 熱阻的目標。21314

「頻寬 2.3 倍」與「效能 8 倍」看似落差很大，但不一定互相矛盾。頻寬、DRAM 功耗、應用程式效能與每瓦效能是不同指標，也可能採用不同組態和比較基準。現有資料沒有提供足夠方法論，讓外界獨立核對所有數字，因此這些數字更適合被理解為架構目標，而非同一套基準測試結果。11014

為什麼這條路線符合三星的 CUBE 策略？

三星將 CUBE 解釋為四項目標的縮寫：Capacity（容量）、Utilization（利用率）、Bandwidth（頻寬）與 Efficiency（效率）。三星的核心論點是，AI 系統需要的不只是更快的記憶體介面，也需要以更聰明的方式，在三維空間中配置與使用記憶體。257

三個 HBM 階段正好對應這四項目標：

• 容量： 基礎晶粒可連接額外記憶體層，垂直堆疊則能在不擴大封裝橫向面積的情況下增加密度。418
• 利用率： 遙測、控制邏輯與選定的近記憶體運算，可能讓特定工作負載更有效運用既有的記憶體容量與頻寬。1827
• 頻寬： 直接的垂直連接能縮短運算與記憶體之間的物理距離，並為更高密度的 I/O 留出空間。37
• 效率： 減少資料搬移和介面額外負擔，有機會降低功耗；更完善的熱監測則有助於系統在接近性能上限的狀態下運作。1511

從這個角度看，zHBM 是三星「Z 軸記憶體」策略最清楚的展現：與其繼續擴大處理器和 HBM 並列的 2.5D 封裝，不如向上堆疊，提高密度並縮短通訊距離。713

三星仍須解決的工程問題

散熱管理

把高功耗處理器放在 DRAM 堆疊下方，會讓散熱變得更加困難。運算晶粒離冷卻路徑更遠，而 DRAM 又必須維持在相對受限的溫度範圍內。因此，三星所宣稱的熱阻下降是設計目標，並不是 3D 堆疊自然就能獲得的結果。三星及其製造合作夥伴仍須證明，在量產封裝中能同時兼顧效能、記憶體可靠性與冷卻需求。1419

鍵合、對位與良率

直接 3D 結構需要在大面積介面上進行極高精度的鍵合與對位。晶圓薄化、TSV 整合、翹曲控制、缺陷管理與高良率鍵合，重要性都會隨著處理器與記憶體被實際接合而提高。

如果封裝任一側出現缺陷，可能影響整個組件的價值，因此已知良品晶粒測試、修復機制與鍵合後測試存取能力都會更加重要。三星路線圖已指向在基礎晶粒中加入更完整的可靠性與自我測試功能，也反映出封裝與測試已和架構設計緊密相連。2728

供電與訊號完整性

即使是非常寬的垂直介面，也需要穩定的供電、時序、時脈與雜訊控制。理論頻寬更高，不代表應用程式效能一定同步提升；如果電源完整性、訊號品質或過熱降頻限制持續運作，實際效能仍可能打折。

堆疊高度與機械限制

增加垂直結構可能提高封裝厚度、機械應力與冷卻路徑複雜度。最終設計必須在容量、頻寬與堆疊高度、翹曲、可製造性，以及基板和系統主機板的限制之間取得平衡。

處理器與記憶體的協同設計

標準 HBM 可以相對模組化地整合為記憶體元件；但 aHBM，尤其是 zHBM，則需要加速器、基礎晶粒邏輯、封裝、韌體、執行環境與軟體堆疊更緊密地協作。介面、控制權、資料一致性、故障處理與近記憶體運算，都必須同步設計。

這種做法可以提升專用化程度，卻也可能讓系統比傳統 HBM 架構更缺乏互換性。

商用時程與生態系採用

zHBM 仍是未來概念，相關報導將其商業化時間放在 2029 年之後。實際時程與效能宣稱，仍取決於先進封裝成熟度、客戶採用、標準、生產良率與成本。8914

實際上應如何理解這張路線圖？

三星的策略可以看成是把更多「智慧」逐步移向記憶體堆疊：

1. cHBM： 主要回收加速器面積，並把介面與控制工作卸載到 HBM 基礎晶粒。
2. aHBM： 將基礎晶粒變成具備監測、擴充與有限程式化能力的記憶體子系統。
3. zHBM： 透過把處理器放在 DRAM 堆疊下方，從物理層面融合運算與記憶體。

這條路線的潛在回報相當可觀：更低的 I/O 功耗、更有效利用的加速器矽面積、更密集的頻寬，以及更好的每瓦效能。但最後一階段也會把最棘手的問題，從記憶體介面設計轉移到散熱工程、鍵合、良率、測試與整體系統協同設計。

就目前而言，zHBM 是一個雄心勃勃、以目標數字支撐的發展方向；它還不是已經證明能在量產 3D AI 封裝中實現所有宣稱效能的產品。