不再只求越小越好：華為如何用「時間」與「架構折疊」另闢晶片蹊徑

華為認為，只要持續壓縮訊號傳播延遲，就算製程微縮的腳步放慢，系統效能和實際可用的電晶體密度還是能顯著提升。簡單來說：

• 幾何縮放：靠縮小電晶體尺寸來換取進步。
• τ 縮放：靠壓縮訊號時序、優化電路溝通方式來換取進步。

這個想法的核心在於：架構與布局的創新，有機會帶來過去只能靠升級製程節點才能實現的效能紅利。

LogicFolding：為了讓訊號少跑一點路

有了新的設計哲學，就需要對應的硬體實現方式。華為同步發表的 LogicFolding 架構，就是為了讓 τ 縮放定律落地而生。

LogicFolding 的核心概念，是重新組織晶片內部的邏輯區塊，讓它們彼此之間的金屬內連線（wiring）距離變短。

原理很直觀：訊號在晶片上跑的路徑越短，電阻電容造成的延遲就越小，整體運算效率和功耗表現自然就更好。這就像在城市裡送貨，如果能讓倉庫彼此靠近，運輸時間就會大幅縮短，不需要一直把道路（製程）無限拓寬。

華為明確表示，預計在 2026 年秋季推出的新一代麒麟（Kirin）處理器，將會是首款採用 LogicFolding 架構的產品。

這個概念和當今半導體業界一些主流方向的精神相似，例如先進封裝（把不同晶片在封裝內更緊密地互連）或架構優化——進步的來源不只來自微影技術，也來自元件之間如何排列與連接。

已經默默跑了六年？華為稱已有 381 顆晶片採用

τ 縮放定律雖然在 2026 年才正式公開發表，但華為宣稱，這個設計思維早已在內部實戰多年。

根據多家媒體引述的華為官方說法，過去六年間，華為已經根據 τ 縮放定律設計並量產了 381 顆晶片，涵蓋智慧型手機、AI 運算等多個領域。

關於這些早期晶片的具體設計細節，華為並未完整揭露，外界也無從得知這 381 顆晶片是否都採用了與 LogicFolding 等同級的具體架構。但這個數字本身，意在傳達一個訊息：華為不是今天才開始押注這條路。

2031 年的目標：用設計換來「1.4 奈米等效密度」

整場發表最引人矚目的，莫過於華為的一張時間表：藉由 τ 縮放與 LogicFolding，到了 2031 年左右，華為有望設計出電晶體密度等同 1.4 奈米製程節點的高階晶片——即便其實際使用的製造節點相對落後。

這裡必須釐清一個關鍵概念：「等效密度」不等於真正用 1.4 奈米設備生產。華為的意思是，透過架構優化，晶片的集積度或效能表現可以追上 1.4 奈米晶片的水平。

做為對比，全球領先的半導體代工廠的進程如下：

• 台積電已公布計畫，預計在 2028 年量產 1.4 奈米（A14）晶片。
• 三星也曾提出路線圖，目標在 2027 年導入 1.4 奈米製程技術。

如果這些計畫順利推進，華為到 2031 年才實現「1.4 奈米等效密度」，在絕對時間上仍落後於全球領先業者，但差距會顯著縮小。這背後靠的不是硬追最先進的製程機台，而是用設計方法學來「彎道超車」。

這步棋的戰略意義：出口管制下的自主生態

華為選擇在此刻公開 τ 縮放定律，有非常濃厚的戰略色彩。美國對中國的半導體技術出口管制，使華為難以自由取得極紫外光（EUV）等先進微影設備與最前端的製造產能。

在這個背景下，華為的策略很清楚：把突破點從製造端轉向設計端。透過架構、設計方法學和系統優化，來提升晶片能力，而不是把所有希望都寄託在取得最新製程節點上。

若這個策略成功，可能的效益包括：

• 降低對國外最先進製程工具的依賴
• 提升自主設計處理器的實際效能
• 為中國建立更為自給自足的半導體生態系提供關鍵支撐

還看不到的關鍵細節

儘管願景宏大，但 τ 縮放定律與 LogicFolding 目前揭露的技術細節仍然有限。華為尚未公開詳細的設計文件，解釋這個架構到底透過什麼具體機制達成所宣稱的「時間壓縮」紅利。

因此，與其說 τ 縮放定律是一項已充分驗證的技術替代方案，不如將它先理解為華為擘畫的一套設計哲學與技術路線圖。

但有一點無庸置疑：當電晶體微縮的傳統道路越走越窄時，架構與時序優化，極有可能成為未來晶片決勝的關鍵戰場。