AI 記憶體不只是在比速度：三星與 SK hynix 把 HBM4E 競賽推向封裝戰

Hot Chips 2026 上，三星電子與 SK hynix 對 AI 記憶體的下一步，提出了兩條風格迥異、卻指向同一個問題的路線：如何在持續提高頻寬的同時，控制熱量、封裝尺寸與製造複雜度。

三星強調速度、客戶專用的基礎裸晶，以及讓記憶體最終直接坐上處理器；SK hynix 則把焦點放在封裝本身——散熱、翹曲、互連，以及記憶體堆疊變高後的物理極限。23

需要先釐清的是，本文提到的高頻寬與效率數字，多數屬於供應商規格、路線圖目標或設計宣稱，不能直接當作獨立驗證的量產產品基準。

三星的近期目標：HBM4E 先從 3.6 TB/s 走向約 4 TB/s

三星表示，已於 5 月底開始向主要全球客戶出貨 12 層 HBM4E 樣品。這批樣品的穩定 pin 速度為 14 Gbps，效能可擴展至 16 Gbps；12 層版本的頻寬為每堆疊 3.6 TB/s，容量則為 48 GB。1718

若以每 pin 16 Gbps 的配置運作，單一堆疊頻寬可望推升至約 4 TB/s。三星也公布 8 層與 16 層版本，顯示 HBM4E 並非只為單一類型的 AI 加速器或容量需求而設計。1820

不過，「已出貨的樣品」與「更高速度目標」並不是同一回事。14 Gbps 是目前穩定樣品的規格，16 Gbps 則是三星所稱的可擴展上限。因此，這些頻寬數字不一定等同於已通過完整驗證的量產效能。

從標準 HBM 走向客製化記憶體

三星的路線圖不只是提高 DRAM 速度或增加堆疊層數。公司提出的 cHBM（custom HBM，客製化 HBM），可依客戶的 AI 加速器調整基礎裸晶，讓記憶體封裝在整體系統中扮演更積極的角色，而不只是可替換的標準零組件。114

更長期的目標是 zHBM：把處理器邏輯與 DRAM 垂直整合成三維結構。三星的說法是，這種架構可移除傳統 2.5D 封裝中的部分連接路徑，包括中介層（interposer）與 SerDes 連結，進而大幅改善能源效率與頻寬。114

三星宣稱，zHBM 的電源效率可提升約 70%，DRAM 頻寬則超過相關傳統設計的兩倍。這些數字是對未來架構的預測或公司宣稱，並非來自已商用 zHBM 產品的實測結果。13

散熱已成為 HBM 的核心設計限制

I/O 速度越高、堆疊越密集，封裝內部需要排出的熱量就越多。三星提出 Heat Path Block（HPB），在高功耗 PHY（實體層）區域周圍建立額外的導熱路徑。三星表示，當 HPB 覆蓋超過 50% 的 PHY 區域時，可將峰值溫度降低超過 35%。1014

三星也表示，HPB 已在 HBM4E 中完成導入與驗證，並計畫在 HBM5 中進一步普及。47 這項發展的意義在於：散熱不再只是封裝的附加功能，而是會直接決定記憶體介面能以多快速度運作的架構因素。

SK hynix：HBM 擴充首先是封裝問題

SK hynix 在 Hot Chips 的簡報，則從製造與整合角度分析下一代 HBM。公司比較了多種把 HBM 堆疊連接至 AI 加速器的方法，包括大型矽中介層的 CoWoS-S、採用 RDL 中介層的 CoWoS-L，以及 Intel 以橋接結構為基礎的 EMIB。

這些方案各有取捨，涉及佈線、裸晶配置、中介層或基板尺寸，以及當更多 HBM 堆疊被放到加速器旁邊時，封裝翹曲如何控制等問題。1112

SK hynix 目前公布的 HBM 封裝資料，也反映了設計空間有多侷促。HBM4 封裝的 Z 高度為 775 微米，並包含數以千計的 TSV（矽穿孔）與基礎裸晶微凸塊。當堆疊越來越高，工程師必須在固定的封裝厚度範圍內，同時處理更薄的裸晶、更窄的間距、機械應力與熱量導出。1112

SK hynix 的路線圖把 EMIB 列為可能的 2.5D 整合路徑之一。這代表公司對該封裝方式具備技術興趣或相容性，但單憑簡報出現 EMIB，並不能證明 SK hynix 與 Intel 已確認存在商業合作關係。12

iHBM：針對封裝內的局部熱點

SK hynix 也在開發 iHBM 散熱方案，將高導熱材料放置在 HBM 結構內部的局部熱點附近。公司宣稱，這種設計可將熱阻降低超過 30%。29

三星的 HPB 與 SK hynix 的 iHBM，反映出兩家公司都在處理裸晶與封裝層級的熱問題，但所強調的熱傳路徑不同：三星描述的是 PHY 區域周圍的專用導熱結構，SK hynix 則著重把熱量從特定內部熱點導走。

由於目前可取得的資料主要是供應商宣稱與開發概念，兩家公司公布的降溫或降熱阻百分比，不能視為在相同測試條件下直接比較的結果。

混合鍵合是突破 16 層之後的方向，但還趕不上 HBM4E

以傳統方式增加堆疊層數，最終會遇到厚度上限。SK hynix 表示，正在研究混合鍵合（hybrid bonding），希望突破 16 層以上的堆疊限制，讓未來結構能使用更厚的裸晶與更緊密的接點間距。13

但公司並不預期混合鍵合能趕上 HBM4E。最早的可能導入時程是 HBM5，不過這仍是開發階段的預期，而非已確認的產品時程。25

這使 HBM5 可能成為一個轉折點。HBM4E 還能透過現有的堆疊與封裝方法提高速度與容量；再往後，若要讓堆疊持續增加，產業可能必須同時引入新的鍵合、散熱與機械結構技術。

關鍵結論：下一代 HBM 的勝負，不會只看頻寬

三星的簡報透露出一個方向：下一個競爭優勢可能來自客製化，以及處理器與記憶體更緊密的整合。HBM4E 樣品提供近期的速度提升，而 cHBM 與 zHBM 則指向依特定加速器打造記憶體封裝，並最終讓記憶體直接與運算單元垂直整合。118

SK hynix 的訊息則是，這些頻寬提升必須先跨過一系列不那麼顯眼、卻更棘手的物理障礙：封裝翹曲、熱阻、佈線密度、堆疊高度與製造良率。iHBM 與混合鍵合，都是延長堆疊式記憶體擴充空間的嘗試。211

對 AI 加速器設計者而言，實際結論很清楚：HBM 路線圖談的已經不只是 DRAM 裸晶，而是整個封裝。三星押注客製化與 3D 整合；SK hynix 則押注封裝工程與製造紀律。到目前為止，兩條路線都還沒有消除同一項根本取捨——更高頻寬，往往也意味著更多熱量，以及更高的整合複雜度。