來自 Tau 縮放定律論文的生產數據

華為透露，在過去六年中，其基於 Tau 縮放定律設計並量產了 381 款晶片，應用於智慧型手機、AI 加速器、車用電子及基礎設施等領域 。Kirin 2026 的關鍵報告數據如下：

• 電晶體密度： 每平方毫米 2.38 億個電晶體 (238 MTr/mm²)，相較於前一代在同一製程節點上的 155 MTr/mm²，提升了 53.5–55% 。
• 能源效率提升： 效能核心的功率效率提升了 40–41% 。
• 峰值時脈頻率： 效能核心約為 3.1 GHz 。
• 路線圖目標： 到 2031 年，華為預計基於 Tau 縮放定律的高階晶片將達到相當於 1.4 nm (14 Å) 製程節點的電晶體密度 。

LogicFolding 如何在 1.5 µm 鍵合間距下改善訊號傳播

LogicFolding 是一種 3D 晶片架構，它將邏輯電路從單一平面層「摺疊」成兩個或多個垂直堆疊的主動層 。其主要機制透過兩項相互關聯的創新實現：

• 縮短臨界路徑佈線： 透過將關鍵邏輯路徑分佈在堆疊層上，訊號必須傳輸的物理距離大幅減少，從而降低了電阻-電容 (RC) 延遲，這是訊號傳播時間的主要組成部分 。
• 超精細 1.5 µm 混合鍵合間距： 華為的 Kirin 2026 採用了 1.5 µm 鍵合間距的 3D 堆疊架構，這得益於先進的晶圓對晶圓混合鍵合技術 。與典型的矽穿孔 (TSV) 相比，這提供了 16–36 倍更密集的垂直互連，允許在晶片間進行精細的架構分割，進一步優化繞線 。

綜合效果直接壓縮了 時間常數 τ（訊號傳播延遲）——這是 Tau 縮放定律的核心優化目標，而非依賴更小的電晶體幾何尺寸 。何庭波表示，雖然前幾代產品花了三年時間將密度從 126 MTr/mm² 提升到 155 MTr/mm²，但 LogicFolding 在單一代際中就實現了向 238 MTr/mm² 的飛躍 。

無需更小製程節點即可實現的電晶體密度

華為在 Kirin 2026 晶片上實現了 每平方毫米 2.38 億個電晶體 (238 MTr/mm²)，而無需遷移到更小的製造節點 。這個密度可與台積電的 3 奈米製程和英特爾的 18A 節點相媲美，且是在現有的中國晶圓代工基礎設施上實現的，業界普遍認為這是中芯國際的 7 奈米級 DUV 製程 。

此策略如何幫助華為繞過美國 EUV 出口管制

美國的出口管制禁止華為購買艾司摩爾 (ASML) 的 EUV (極紫外光) 微影設備，而這是在 7 奈米以下製造最小電晶體特徵的必要設備。華為的策略透過以下幾種相互關聯的戰術來繞過此限制：

• 轉換指標： Tau 縮放定律以時間縮放取代了幾何縮放 (摩爾定律)，透過架構和 3D 創新而非微影微縮來優化訊號傳播延遲 (τ) 。
• 與微影無關的密度增益： LogicFolding 帶來的密度提升源於垂直堆疊和更短的互連，而非更精細的光微影技術。這使得華為能從現有、符合制裁規範的製程節點中榨取更多性能 。
• 將混合鍵合作為 EUV 的替代方案： 華為積極進取的 1.5 µm 混合鍵合間距提供了密集的垂直互連，無需 EUV 設備。分析公司 SemiAnalysis 指出，這似乎在先進混合鍵合技術上超越了競爭對手 。
• 2031 年路線圖： 透過持續改良 LogicFolding 風格的 3D 整合技術，華為聲稱可以在不接觸 EUV 設備的情況下，在 2031 年達到相當於 1.4 奈米製程的電晶體密度 。

NVIDIA 執行長黃仁勳評論表示，Tau 縮放定律代表「一項突破」，但也補充說它「對台積電不構成威脅」。

重要提醒：尚無獨立驗證

華為尚未發布獨立的基準測試數據，也未透露具體是哪家中國晶圓代工廠（普遍認為是中芯國際）製造 Kirin 2026 。包括《The Register》和《Tech Times》在內的多家分析機構和媒體指出，在第三方測試證實這些數據之前，應謹慎看待這些說法 。在此類驗證出現之前，所報告的數據仍僅是華為自己的表述。

來自 Tau 縮放定律論文的生產數據

華為透露，在過去六年中，其基於 Tau 縮放定律設計並量產了 381 款晶片，應用於智慧型手機、AI 加速器、車用電子及基礎設施等領域 。Kirin 2026 的關鍵報告數據如下：

• 電晶體密度： 每平方毫米 2.38 億個電晶體 (238 MTr/mm²)，相較於前一代在同一製程節點上的 155 MTr/mm²，提升了 53.5–55% 。
• 能源效率提升： 效能核心的功率效率提升了 40–41% 。
• 峰值時脈頻率： 效能核心約為 3.1 GHz 。
• 路線圖目標： 到 2031 年，華為預計基於 Tau 縮放定律的高階晶片將達到相當於 1.4 nm (14 Å) 製程節點的電晶體密度 。

LogicFolding 如何在 1.5 µm 鍵合間距下改善訊號傳播

LogicFolding 是一種 3D 晶片架構，它將邏輯電路從單一平面層「摺疊」成兩個或多個垂直堆疊的主動層 。其主要機制透過兩項相互關聯的創新實現：

• 縮短臨界路徑佈線： 透過將關鍵邏輯路徑分佈在堆疊層上，訊號必須傳輸的物理距離大幅減少，從而降低了電阻-電容 (RC) 延遲，這是訊號傳播時間的主要組成部分 。
• 超精細 1.5 µm 混合鍵合間距： 華為的 Kirin 2026 採用了 1.5 µm 鍵合間距的 3D 堆疊架構，這得益於先進的晶圓對晶圓混合鍵合技術 。與典型的矽穿孔 (TSV) 相比，這提供了 16–36 倍更密集的垂直互連，允許在晶片間進行精細的架構分割，進一步優化繞線 。

綜合效果直接壓縮了 時間常數 τ（訊號傳播延遲）——這是 Tau 縮放定律的核心優化目標，而非依賴更小的電晶體幾何尺寸 。何庭波表示，雖然前幾代產品花了三年時間將密度從 126 MTr/mm² 提升到 155 MTr/mm²，但 LogicFolding 在單一代際中就實現了向 238 MTr/mm² 的飛躍 。

無需更小製程節點即可實現的電晶體密度

華為在 Kirin 2026 晶片上實現了 每平方毫米 2.38 億個電晶體 (238 MTr/mm²)，而無需遷移到更小的製造節點 。這個密度可與台積電的 3 奈米製程和英特爾的 18A 節點相媲美，且是在現有的中國晶圓代工基礎設施上實現的，業界普遍認為這是中芯國際的 7 奈米級 DUV 製程 。

此策略如何幫助華為繞過美國 EUV 出口管制

美國的出口管制禁止華為購買艾司摩爾 (ASML) 的 EUV (極紫外光) 微影設備，而這是在 7 奈米以下製造最小電晶體特徵的必要設備。華為的策略透過以下幾種相互關聯的戰術來繞過此限制：

• 轉換指標： Tau 縮放定律以時間縮放取代了幾何縮放 (摩爾定律)，透過架構和 3D 創新而非微影微縮來優化訊號傳播延遲 (τ) 。
• 與微影無關的密度增益： LogicFolding 帶來的密度提升源於垂直堆疊和更短的互連，而非更精細的光微影技術。這使得華為能從現有、符合制裁規範的製程節點中榨取更多性能 。
• 將混合鍵合作為 EUV 的替代方案： 華為積極進取的 1.5 µm 混合鍵合間距提供了密集的垂直互連，無需 EUV 設備。分析公司 SemiAnalysis 指出，這似乎在先進混合鍵合技術上超越了競爭對手 。
• 2031 年路線圖： 透過持續改良 LogicFolding 風格的 3D 整合技術，華為聲稱可以在不接觸 EUV 設備的情況下，在 2031 年達到相當於 1.4 奈米製程的電晶體密度 。

NVIDIA 執行長黃仁勳評論表示，Tau 縮放定律代表「一項突破」，但也補充說它「對台積電不構成威脅」。

重要提醒：尚無獨立驗證

華為尚未發布獨立的基準測試數據，也未透露具體是哪家中國晶圓代工廠（普遍認為是中芯國際）製造 Kirin 2026 。包括《The Register》和《Tech Times》在內的多家分析機構和媒體指出，在第三方測試證實這些數據之前，應謹慎看待這些說法 。在此類驗證出現之前，所報告的數據仍僅是華為自己的表述。