華為提出的 LogicFolding（邏輯折疊），重點不是把電晶體做得更小，而是從實體布局與 3D 整合著手，在既有製程節點上爭取更高的效能與能效。其構想是把麒麟 2026 行動處理器的部分電路分散到兩層主動矽層，並以面對面的高密度混合鍵合接合；經常交換訊號的模組彼此更接近，訊號就不必在晶片上「繞遠路」。23

不過，這些數字應視為華為依其方法、並以麒麟 9030 Pro 為基準所提出的主張，不能直接等同於已取得一個全新的先進微影製程節點，也不代表每一種工作負載都能獲得相同比例的改善。23

LogicFolding 改變了什麼？

傳統平面晶片大多把邏輯電路鋪在同一個矽平面上；晶片愈複雜，資料與時脈訊號有時就得跨越更長的金屬連線。LogicFolding 則把數位、類比與記憶體電路分配到上下堆疊的主動層，並透過混合鍵合建立高密度的垂直連接。23

依據華為「Tau（τ）擴展」資料的相關報導，麒麟 2026 的混合鍵合節距約為 1.5 微米，垂直互連約 5,000 萬條。華為稱，在相同製程節點下，依其量測方式計算的電晶體密度由 155 MTr/mm² 升至 238 MTr/mm²，約增加 53.5% 至 55%。35

因此，這裡較精確的說法是有效密度提高：改善來自電路在空間中的重新安排及連接方式，而不必然是單一電晶體的物理尺寸縮小。

為何縮短導線，能改善時脈與功耗？

華為的工程邏輯在於：長金屬互連會帶來電阻與電容。訊號在長導線上傳遞需要時間；而每次為導線電容充、放電，也會消耗動態能量。

若將高度耦合的邏輯放到彼此相對的兩個層面，一部分原本很長的橫向連線，就能改成短得多的垂直跳接。理論上，這可帶來幾項好處：

• 降低關鍵時序路徑的延遲；
• 縮短時脈分配網路；
• 減少為驅動長線而加入的訊號重複器與時脈緩衝器；
• 降低互連電容；
• 增加時序餘裕，或在相近效能下使用較低電壓。

這也是華為以 Tau（τ）擴展描述此路線的原因：晶片進步不應只看電晶體尺寸，也要看訊號穿越電路與系統所需的時間。華為明確將 LogicFolding 定位為壓縮訊號傳播延遲、同時提升密度與能源效率的方法。

華為為何把焦點放在「資料搬運」？

這不表示電晶體切換本身不耗電。華為要強調的是：在大型現代處理器中，搬動資料和分配時脈，可能占去相當可觀的動態功耗。每一次訊號跨越較長金屬線路，以及為了驅動該線路而加入的緩衝器，都會增加切換活動。

換句話說，關鍵在於物理鄰近性。若資料產生端、使用端與附近儲存資源能放得更近，晶片用來傳送訊號的時間與能量就有機會下降。因此，LogicFolding 不只是封裝策略，也是一種提升資料局部性的設計策略。2

麒麟 2026：華為提出哪些效益？

華為對麒麟 9030 Pro 的比較屬於**同等效能（iso-performance）**主張：在相近效能下，麒麟 2026 的總功耗可降低 41%，量測口徑下的電晶體密度提高約 55%；在所述操作條件下，功率密度則降低 5.6%。47

相關報導也指出，華為對高平行運算模組提出更大的節能幅度：NPU 功耗降低 66%、GPU 降低 58%、CPU 大核心降低 41%，比較對象為先前的平面設計。1

這種差異在架構上並非毫無道理。NPU 與 GPU 常含有大量規律、通訊密集的運算單元，較容易將資料生產端、消費端與區域儲存資源跨層就近安排。CPU 同樣可受益於更短的線路與時脈路徑，但其執行結構受制較多。

為何序列型 CPU 工作較難加速？

CPU 經常執行具有前後依賴關係的序列指令：後一項運算可能必須等待前一項的結果。這種相依鏈限制了工作能被拆分並配置到不同晶片區域的自由度。

3D 布局仍可減少部分導線與時脈成本，但無法消除「必須等前一個結果出來」的基本限制。這也有助於理解，為何華為所稱的 CPU 功耗降幅，小於 NPU 與 GPU 的降幅。1

真正的難題：散熱、良率與成本

堆疊主動邏輯層也帶來棘手的工程代價。更緊密的主動層讓熱量更難導出；供電、測試、維修與除錯也會變得更複雜。晶圓對準誤差與鍵合缺陷還可能影響製造良率，多層設計亦可能增加製程與封裝成本。

這些限制很關鍵，因為 3D 整合的價值不只在實驗結果，而在能否可靠、具成本效益地大量量產。路透社將華為的整體方向描述為在制裁限制下可能另闢蹊徑的路線，但也指出它是否構成真正的突破，仍有待驗證。

麒麟 2027 的下一步規劃

華為對下一代的規劃更積極：麒麟 2027 目標採用 1 微米混合鍵合節距、超過 1 億條垂直互連，並提出同等效能功耗降低 47% 的目標。華為也描述了更長期的 720 奈米頂層金屬節距方向，同時維持逾 1 億條垂直連接。這些都屬於前瞻目標，並非已由獨立單位驗證的量產產品成果。15

鍵合節距更細，代表垂直連接可能可用於晶片中更大比例的邏輯；但同時也提高了對準精度、缺陷控制、設計工具、熱管理與測試的要求。

出口管制之下，這條路意味著什麼？

LogicFolding 的策略吸引力，在於它不完全依賴取得最新微影設備，也能尋找效能與能效的改善空間。但它並不會讓製造限制憑空消失。美國對中國先進半導體相關晶片、設備及技術的出口管制，持續涵蓋先進節點生產所需的重要類別。

因此，華為的 3D 路線較適合被理解為一條互補性的擴展途徑：它或可讓既有製程技術發揮更多能力，但依然仰賴高階混合鍵合、量測、設計自動化與製造執行能力。

結論

麒麟 2026 的核心想法，是把晶片擴展的焦點轉向縮短訊號旅行距離。兩層以混合鍵合連接的主動層，有望提升布局密度，並降低長互連造成的延遲與能量消耗；尤其對 NPU、GPU 這類高度平行、資料搬運密集的區塊，潛在效益更值得觀察。

不過，「有效電晶體密度提高約 55%」與「同等效能功耗降低 41%」目前仍是華為提出的數據。最終關鍵在於，這套架構能否在實際出貨的行動處理器上，同時達成宣稱的能效、散熱、良率與成本目標。237

華為提出的 LogicFolding（邏輯折疊），重點不是把電晶體做得更小，而是從實體布局與 3D 整合著手，在既有製程節點上爭取更高的效能與能效。其構想是把麒麟 2026 行動處理器的部分電路分散到兩層主動矽層，並以面對面的高密度混合鍵合接合；經常交換訊號的模組彼此更接近，訊號就不必在晶片上「繞遠路」。23

不過，這些數字應視為華為依其方法、並以麒麟 9030 Pro 為基準所提出的主張，不能直接等同於已取得一個全新的先進微影製程節點，也不代表每一種工作負載都能獲得相同比例的改善。23

LogicFolding 改變了什麼？

傳統平面晶片大多把邏輯電路鋪在同一個矽平面上；晶片愈複雜，資料與時脈訊號有時就得跨越更長的金屬連線。LogicFolding 則把數位、類比與記憶體電路分配到上下堆疊的主動層，並透過混合鍵合建立高密度的垂直連接。23

依據華為「Tau（τ）擴展」資料的相關報導，麒麟 2026 的混合鍵合節距約為 1.5 微米，垂直互連約 5,000 萬條。華為稱，在相同製程節點下，依其量測方式計算的電晶體密度由 155 MTr/mm² 升至 238 MTr/mm²，約增加 53.5% 至 55%。35

因此，這裡較精確的說法是有效密度提高：改善來自電路在空間中的重新安排及連接方式，而不必然是單一電晶體的物理尺寸縮小。

為何縮短導線，能改善時脈與功耗？

華為的工程邏輯在於：長金屬互連會帶來電阻與電容。訊號在長導線上傳遞需要時間；而每次為導線電容充、放電，也會消耗動態能量。

若將高度耦合的邏輯放到彼此相對的兩個層面，一部分原本很長的橫向連線，就能改成短得多的垂直跳接。理論上，這可帶來幾項好處：

• 降低關鍵時序路徑的延遲；
• 縮短時脈分配網路；
• 減少為驅動長線而加入的訊號重複器與時脈緩衝器；
• 降低互連電容；
• 增加時序餘裕，或在相近效能下使用較低電壓。

這也是華為以 Tau（τ）擴展描述此路線的原因：晶片進步不應只看電晶體尺寸，也要看訊號穿越電路與系統所需的時間。華為明確將 LogicFolding 定位為壓縮訊號傳播延遲、同時提升密度與能源效率的方法。

華為為何把焦點放在「資料搬運」？

這不表示電晶體切換本身不耗電。華為要強調的是：在大型現代處理器中，搬動資料和分配時脈，可能占去相當可觀的動態功耗。每一次訊號跨越較長金屬線路，以及為了驅動該線路而加入的緩衝器，都會增加切換活動。

換句話說，關鍵在於物理鄰近性。若資料產生端、使用端與附近儲存資源能放得更近，晶片用來傳送訊號的時間與能量就有機會下降。因此，LogicFolding 不只是封裝策略，也是一種提升資料局部性的設計策略。2

麒麟 2026：華為提出哪些效益？

華為對麒麟 9030 Pro 的比較屬於**同等效能（iso-performance）**主張：在相近效能下，麒麟 2026 的總功耗可降低 41%，量測口徑下的電晶體密度提高約 55%；在所述操作條件下，功率密度則降低 5.6%。47

相關報導也指出，華為對高平行運算模組提出更大的節能幅度：NPU 功耗降低 66%、GPU 降低 58%、CPU 大核心降低 41%，比較對象為先前的平面設計。1

這種差異在架構上並非毫無道理。NPU 與 GPU 常含有大量規律、通訊密集的運算單元，較容易將資料生產端、消費端與區域儲存資源跨層就近安排。CPU 同樣可受益於更短的線路與時脈路徑，但其執行結構受制較多。

為何序列型 CPU 工作較難加速？

CPU 經常執行具有前後依賴關係的序列指令：後一項運算可能必須等待前一項的結果。這種相依鏈限制了工作能被拆分並配置到不同晶片區域的自由度。

3D 布局仍可減少部分導線與時脈成本，但無法消除「必須等前一個結果出來」的基本限制。這也有助於理解，為何華為所稱的 CPU 功耗降幅，小於 NPU 與 GPU 的降幅。1

真正的難題：散熱、良率與成本

堆疊主動邏輯層也帶來棘手的工程代價。更緊密的主動層讓熱量更難導出；供電、測試、維修與除錯也會變得更複雜。晶圓對準誤差與鍵合缺陷還可能影響製造良率，多層設計亦可能增加製程與封裝成本。

這些限制很關鍵，因為 3D 整合的價值不只在實驗結果，而在能否可靠、具成本效益地大量量產。路透社將華為的整體方向描述為在制裁限制下可能另闢蹊徑的路線，但也指出它是否構成真正的突破，仍有待驗證。

麒麟 2027 的下一步規劃

華為對下一代的規劃更積極：麒麟 2027 目標採用 1 微米混合鍵合節距、超過 1 億條垂直互連，並提出同等效能功耗降低 47% 的目標。華為也描述了更長期的 720 奈米頂層金屬節距方向，同時維持逾 1 億條垂直連接。這些都屬於前瞻目標，並非已由獨立單位驗證的量產產品成果。15

鍵合節距更細，代表垂直連接可能可用於晶片中更大比例的邏輯；但同時也提高了對準精度、缺陷控制、設計工具、熱管理與測試的要求。

出口管制之下，這條路意味著什麼？

LogicFolding 的策略吸引力，在於它不完全依賴取得最新微影設備，也能尋找效能與能效的改善空間。但它並不會讓製造限制憑空消失。美國對中國先進半導體相關晶片、設備及技術的出口管制，持續涵蓋先進節點生產所需的重要類別。

因此，華為的 3D 路線較適合被理解為一條互補性的擴展途徑：它或可讓既有製程技術發揮更多能力，但依然仰賴高階混合鍵合、量測、設計自動化與製造執行能力。

結論

麒麟 2026 的核心想法，是把晶片擴展的焦點轉向縮短訊號旅行距離。兩層以混合鍵合連接的主動層，有望提升布局密度，並降低長互連造成的延遲與能量消耗；尤其對 NPU、GPU 這類高度平行、資料搬運密集的區塊，潛在效益更值得觀察。

不過，「有效電晶體密度提高約 55%」與「同等效能功耗降低 41%」目前仍是華為提出的數據。最終關鍵在於，這套架構能否在實際出貨的行動處理器上，同時達成宣稱的能效、散熱、良率與成本目標。237