為何黃仁勳稱華為 Tau Scaling 是突破，卻不是台積電的威脅？

黃仁勳在台灣談到華為 Tau（τ）Scaling Law 時，語氣並非全盤否定。他的核心判斷是：這對華為而言確實是一項有意義的突破，但目前還不足以威脅台積電。原因在於，華為採用的是一條頗具潛力的 3D 整合路線，而台積電與其他晶片業者早已投入相關技術多年。 6713

這項區分相當重要。華為的宣布有時被解讀為公司已經達到 2 奈米、1 奈米，甚至 1.4 奈米製造能力；但目前證據只能支持較保守的結論：華為提出了一種不必完全依賴持續微縮製程，也能提升有效電晶體密度與訊號速度的方法。不過，這套架構在大規模應用下的效能、良率、散熱與成本效益，仍需要實際證明。 1317

華為 Tau Scaling 想改變什麼？

傳統半導體製程的「縮放」主要集中在讓電晶體變得更小。華為提出的 Tau Scaling Law，則把重點轉向縮短訊號在元件、電路、晶片與整個系統中的傳播延遲。希臘字母 τ 指的正是與這類延遲相關的時間。 25

華為與這項理念一同提出的技術稱為 LogicFolding。它將原本以平面、二維方式排列的電路，重新組織成更緊密的垂直結構，讓邏輯、類比與記憶體功能彼此靠近，藉此縮短關鍵訊號路徑，並在不更換新一代電晶體製程節點的情況下，提高有效密度。 127

根據黃仁勳相關談話的報導，這套方法結合晶粒堆疊與混合鍵合，理論上可在不縮小半導體線寬的情況下，讓單一晶片中的電晶體數量增加至兩倍、三倍，甚至四倍。不過，這些目前屬於該方法的報導能力，並非已由獨立機構驗證的量產產品成果。 612

為什麼黃仁勳稱它是華為的突破？

對華為而言，這不只是技術選擇，也具有戰略意義。如果能從現有製程中榨出更高的效能或密度，就可能在取得部分先進晶片製造工具受限的情況下，找到另一條前進路徑。華為表示，到 2031 年，其高階晶片的電晶體密度可望達到相當於 1.4 奈米製程的水準。 417

若最終實現，這將證明系統架構、互連與封裝技術，可以在實體微縮變得更困難、或取得先進設備受限時，補足電晶體微縮的不足。

但「1.4 奈米等效」並不等於真的以 1.4 奈米製程製造電晶體。華為所說的是電晶體密度等效，而現有報導指出，公司尚未提供獨立效能資料，證明未來晶片能在整體效能、能效、良率或可靠度上媲美領先的 1.4 奈米級製程。 1317

換句話說，這比較像是「達到相近密度」的架構目標，而不是宣告已經擁有相同的製程技術。

為什麼他認為這還不是台積電的威脅？

黃仁勳的比較，關鍵在於技術成熟度與執行能力。台積電早已投入晶粒堆疊、3D 整合與先進封裝，將這些技術作為傳統電晶體微縮的補充。根據相關報導，黃仁勳表示，台積電與台灣在這方面已經累積約十年的技術經驗。 71213

台積電的回應也採取類似區分，將華為的方案形容為「3D scaling，而非革命性技術」，同時強調先進封裝、晶片堆疊與其他整合方法，正逐漸成為提升效能與效率的重要手段。

這並不表示華為的研究沒有意義，而是說 LogicFolding 並非自動等同於取代台積電製程技術與製造生態系。台積電可以同時結合更小的電晶體與先進封裝；華為則是把垂直整合提升到更核心的位置，作為持續幾何微縮之外的替代路徑。

因此，真正的競爭問題不是「誰先使用 3D 整合」，而是誰能把整個系統可靠且具成本效益地完成設計、製造、鍵合、測試、提高良率，並擴大到商業化產量。

真正的難題還在後面：散熱、良率與量產

堆疊式設計確實能縮短信號路徑，但垂直增加晶片層數，也會帶來一連串工程難題。更高的元件密度會讓散熱更加困難；鍵合與後段製程必須維持高良率；設計人員也需要重新處理驗證、測試與故障排查。隨著更多功能垂直整合，電子設計自動化（EDA）流程、熱管理、可修復性及量產管理都可能變得更複雜。 136

這些挑戰尤其值得注意，因為華為近期最受矚目的里程碑仍然只是計畫。公司表示，採用 Tau Scaling 架構、名為 LogicFolding 的麒麟手機晶片預計在 2026 年秋季推出；但相關報導指出，目前尚未有獨立基準測試結果，也沒有確立的大規模量產紀錄。 317

接下來應該觀察什麼？

第一個關鍵測試，是採用 LogicFolding 的麒麟晶片能否在實際產品中展現可量化優勢，而不只是停留在架構推演。值得關注的證據包括：獨立效能測試、功耗數據、長時間運作下的散熱表現、製造良率，以及華為能否以具商業意義的產量穩定生產。

更長期的考驗則是華為設定的 2031 年密度目標。即使電晶體密度達到 1.4 奈米等效水準，也應該與製程節點名稱分開評估。晶片效能從來不只取決於電晶體數量，還受到互連延遲、記憶體存取、供電、散熱、軟體、封裝品質與生產一致性影響。

結論：是另一條路，不是已經超越台積電

黃仁勳的說法可以濃縮成一句話：華為 Tau Scaling Law 可能是華為在受限製造條件下，尋找更高晶片密度與訊號速度的重大突破；但目前還不是足以取代台積電先進製程與封裝能力的近程威脅。 613

較公平的解讀，不是「華為已經達到 2 奈米、1 奈米或 1.4 奈米製造」，而是華為提出了一套 3D 架構策略，試圖從相對不先進的製程中，萃取更多可用效能與密度。接下來，這套策略仍必須用獨立測試結果與可靠的量產能力來證明自己。 1317