華為在 2026 年 5 月公布的，嚴格來說是一套晶片設計與封裝路線圖，還不能視為中國已經突破真正的 1.4 奈米晶片製造。這套方案把三維電路架構 LogicFolding 與華為提出的 Tau（τ）Scaling Law 結合，目標是在 2031 年達到「相當於 1.4 奈米製程」的電晶體密度，同時避開對極紫外光刻（EUV）設備的依賴。12

華為在 5 月宣布了什麼？

華為半導體主管 He Tingbo 在上海舉行的 2026 IEEE 國際電路與系統研討會（IEEE ISCAS）上，發表名為「New Semiconductor Path in Practice」的主題演講，介紹 Tau Scaling Law 與 LogicFolding。華為表示，採用雙層架構的首批麒麟晶片預計在 2026 年推出；到 2031 年，三層版本則可望達到其所宣稱的 1.4 奈米等效密度。13

Tau Scaling Law 有時被非正式稱為「He’s Law」或「Her’s Law」，是利用 He Tingbo 姓氏的英文拼法所作的文字遊戲。它試圖把半導體進步的重點，從傳統的幾何微縮轉向「時間微縮」：也就是縮短訊號在電路、晶片及系統中傳遞所需的時間。213

LogicFolding 如何運作？

傳統摩爾定律式的微縮，主要是把電晶體做得更小，讓同一面積能容納更多元件。但當線寬持續縮小，製程、漏電、量子效應、成本及設備門檻都會大幅上升。華為的思路則是改變電路的「排法」，而不只是繼續縮小元件。

LogicFolding 可理解為把部分邏輯電路重新分配，並沿垂直方向堆疊在多個主動層上。這樣做的目的，是讓關鍵訊號路徑變短，減少訊號在金屬互連中受到的電阻與電容負載。訊號走的距離變短，理論上可降低傳播延遲、提升有效電晶體密度，並在相同製程節點下改善效能與每瓦效能。24

華為曾宣稱，這種方法可帶來約 55% 的階段性密度提升。不過，這是公司提出的技術主張，並非已由獨立機構確認的量產成績。24

為什麼這可能降低對 EUV 的依賴？

EUV 光刻機能以極短波長在晶圓上刻畫更細微的圖案，是先進邏輯製程的重要設備。由於美國及其盟友的出口管制，中國無法取得 ASML 最先進的 EUV 設備；這使中國晶片製造商若想單靠傳統平面微縮追趕領先製程，面臨很高的設備與經濟門檻。117

華為提出的替代路徑，是把更多運算能力寄託在三個層面：

• 使用較成熟、較容易取得的製造製程；
• 透過 LogicFolding 將邏輯電路進行三維配置；
• 以先進封裝及系統級共同最佳化，換取更高的有效密度與訊號效率。

因此，「1.4 奈米等效」不能直接理解為華為已掌握能在晶圓上蝕刻 1.4 奈米特徵的製程。它更接近一種密度或整體能力的對照值：晶片可能在單位面積容納的電晶體數量上，接近某個 1.4 奈米製程的水準，但實際使用的製程節點仍可能較成熟。13

與中國 7 奈米、台積電 2 奈米相比如何？

目前中國已展示的先進國產晶片製造能力，一般仍被描述為 7 奈米級，主要依靠較舊的深紫外光（DUV）設備，而非 EUV。華為的策略，正是希望用電路架構與封裝方式，跨越數個名義上的製程世代。15

台積電則已進入真正的 2 奈米技術階段，並表示目標是在 2028 年開始 1.4 奈米製程的量產。若以時間表比較，台積電計畫比華為 2031 年的「1.4 奈米等效」密度目標早約 3 年；但兩者比較的對象並不完全相同：台積電談的是製造節點，華為目前談的是透過設計與封裝達到的等效密度。15

為何這項突破仍未獲證實？

華為目前沒有公布可供獨立驗證的量產 LogicFolding 晶片基準測試、實際晶片量測、良率、功耗、可靠度或成本資料。路透社因此指出，這究竟是否構成真正的技術突破，仍有待觀察。12

電晶體密度不等於整顆晶片領先

高密度本身不能證明晶片就能達到相同的速度、能源效率、記憶體頻寬、輸入輸出能力、封裝品質、可製造性或軟體支援。三維架構或許能縮短某些關鍵路徑，卻也可能令繞線、供電、時脈設計、測試與良率變得更複雜。

散熱可能是最大難題

把多層主動邏輯堆疊在一起，會把熱集中在更小的體積內；位於內層的電路也更難將熱量排出。對需要長時間高功率運作的 AI 加速器而言，這可能進一步造成供電與時脈管理問題。分析人士已將散熱、電子設計自動化（EDA）工具及良率列為主要障礙。6

EDA 工具與量產成本同樣關鍵

三維邏輯設計需要 EDA 流程同時處理多層布局、繞線、時序、電熱行為、驗證與測試。現有以二維晶片為主的設計工具，未必能直接支援這種架構；中國也仍需要更成熟的國產工具鏈來完成跨層共同最佳化。26

此外，先進堆疊會增加製程步驟、封裝複雜度與缺陷風險。若良率下降，原本看似可觀的密度優勢，可能被較高的製造成本抵銷。現有資料並未證明華為已經完整解決這些系統層面的問題。26

這項宣布對華為與中國 AI 晶片意味著什麼？

這是華為迄今最明確的一次嘗試：不再等待取得 EUV、先進美國 EDA 軟體或 Nvidia 頂級產品，而是從設計、製造、封裝到 AI 運算，建立一條更自主的技術路徑。這也符合北京推動半導體自主自立的更大政策方向。12

華為 2023 年 Mate 60 回歸時，搭載國產 7 奈米級麒麟晶片，已成為其在制裁下恢復手機晶片能力的重要象徵。這次宣布則把焦點從單一手機產品，延伸至長期的晶片設計及 AI 晶片路線圖。12

Nvidia 在中國市場的受限，也提高了這條路線的戰略價值。出口管制限制了中國企業取得其最先進 AI 加速器，相關報導顯示，華為及其他中國供應商正從 Nvidia 受限的市場空間中獲益；但華為是否能建立穩固領先地位，仍未有定論，其他中國晶片業者也在競爭。78

中國輿論多半將這項發布視為外部限制刺激本土創新與競爭的證據。不過，政治與產業上的鼓舞，必須和技術驗證分開看待：真正能證明 LogicFolding 成功的，仍是獨立的效能、功耗、成本、良率及可靠度數據。12

至於中國官方或民間是否會因這項發布，提出具體且權威的美中 AI 合作主張，現有資料不足以作出直接歸因。較清楚的是，美中一方面都需要處理 AI 風險，另一方面又在晶片、算力與供應鏈上持續競爭；LogicFolding 目前首先是一則半導體競爭新聞，並不能被視為美中 AI 合作框架已經確立的證據。

華為在 2026 年 5 月公布的，嚴格來說是一套晶片設計與封裝路線圖，還不能視為中國已經突破真正的 1.4 奈米晶片製造。這套方案把三維電路架構 LogicFolding 與華為提出的 Tau（τ）Scaling Law 結合，目標是在 2031 年達到「相當於 1.4 奈米製程」的電晶體密度，同時避開對極紫外光刻（EUV）設備的依賴。12

華為在 5 月宣布了什麼？

華為半導體主管 He Tingbo 在上海舉行的 2026 IEEE 國際電路與系統研討會（IEEE ISCAS）上，發表名為「New Semiconductor Path in Practice」的主題演講，介紹 Tau Scaling Law 與 LogicFolding。華為表示，採用雙層架構的首批麒麟晶片預計在 2026 年推出；到 2031 年，三層版本則可望達到其所宣稱的 1.4 奈米等效密度。13

Tau Scaling Law 有時被非正式稱為「He’s Law」或「Her’s Law」，是利用 He Tingbo 姓氏的英文拼法所作的文字遊戲。它試圖把半導體進步的重點，從傳統的幾何微縮轉向「時間微縮」：也就是縮短訊號在電路、晶片及系統中傳遞所需的時間。213

LogicFolding 如何運作？

傳統摩爾定律式的微縮，主要是把電晶體做得更小，讓同一面積能容納更多元件。但當線寬持續縮小，製程、漏電、量子效應、成本及設備門檻都會大幅上升。華為的思路則是改變電路的「排法」，而不只是繼續縮小元件。

LogicFolding 可理解為把部分邏輯電路重新分配，並沿垂直方向堆疊在多個主動層上。這樣做的目的，是讓關鍵訊號路徑變短，減少訊號在金屬互連中受到的電阻與電容負載。訊號走的距離變短，理論上可降低傳播延遲、提升有效電晶體密度，並在相同製程節點下改善效能與每瓦效能。24

華為曾宣稱，這種方法可帶來約 55% 的階段性密度提升。不過，這是公司提出的技術主張，並非已由獨立機構確認的量產成績。24

為什麼這可能降低對 EUV 的依賴？

EUV 光刻機能以極短波長在晶圓上刻畫更細微的圖案，是先進邏輯製程的重要設備。由於美國及其盟友的出口管制，中國無法取得 ASML 最先進的 EUV 設備；這使中國晶片製造商若想單靠傳統平面微縮追趕領先製程，面臨很高的設備與經濟門檻。117

華為提出的替代路徑，是把更多運算能力寄託在三個層面：

• 使用較成熟、較容易取得的製造製程；
• 透過 LogicFolding 將邏輯電路進行三維配置；
• 以先進封裝及系統級共同最佳化，換取更高的有效密度與訊號效率。

因此，「1.4 奈米等效」不能直接理解為華為已掌握能在晶圓上蝕刻 1.4 奈米特徵的製程。它更接近一種密度或整體能力的對照值：晶片可能在單位面積容納的電晶體數量上，接近某個 1.4 奈米製程的水準，但實際使用的製程節點仍可能較成熟。13

與中國 7 奈米、台積電 2 奈米相比如何？

目前中國已展示的先進國產晶片製造能力，一般仍被描述為 7 奈米級，主要依靠較舊的深紫外光（DUV）設備，而非 EUV。華為的策略，正是希望用電路架構與封裝方式，跨越數個名義上的製程世代。15

台積電則已進入真正的 2 奈米技術階段，並表示目標是在 2028 年開始 1.4 奈米製程的量產。若以時間表比較，台積電計畫比華為 2031 年的「1.4 奈米等效」密度目標早約 3 年；但兩者比較的對象並不完全相同：台積電談的是製造節點，華為目前談的是透過設計與封裝達到的等效密度。15

為何這項突破仍未獲證實？

華為目前沒有公布可供獨立驗證的量產 LogicFolding 晶片基準測試、實際晶片量測、良率、功耗、可靠度或成本資料。路透社因此指出，這究竟是否構成真正的技術突破，仍有待觀察。12

電晶體密度不等於整顆晶片領先

高密度本身不能證明晶片就能達到相同的速度、能源效率、記憶體頻寬、輸入輸出能力、封裝品質、可製造性或軟體支援。三維架構或許能縮短某些關鍵路徑，卻也可能令繞線、供電、時脈設計、測試與良率變得更複雜。

散熱可能是最大難題

把多層主動邏輯堆疊在一起，會把熱集中在更小的體積內；位於內層的電路也更難將熱量排出。對需要長時間高功率運作的 AI 加速器而言，這可能進一步造成供電與時脈管理問題。分析人士已將散熱、電子設計自動化（EDA）工具及良率列為主要障礙。6

EDA 工具與量產成本同樣關鍵

三維邏輯設計需要 EDA 流程同時處理多層布局、繞線、時序、電熱行為、驗證與測試。現有以二維晶片為主的設計工具，未必能直接支援這種架構；中國也仍需要更成熟的國產工具鏈來完成跨層共同最佳化。26

此外，先進堆疊會增加製程步驟、封裝複雜度與缺陷風險。若良率下降，原本看似可觀的密度優勢，可能被較高的製造成本抵銷。現有資料並未證明華為已經完整解決這些系統層面的問題。26

這項宣布對華為與中國 AI 晶片意味著什麼？

這是華為迄今最明確的一次嘗試：不再等待取得 EUV、先進美國 EDA 軟體或 Nvidia 頂級產品，而是從設計、製造、封裝到 AI 運算，建立一條更自主的技術路徑。這也符合北京推動半導體自主自立的更大政策方向。12

華為 2023 年 Mate 60 回歸時，搭載國產 7 奈米級麒麟晶片，已成為其在制裁下恢復手機晶片能力的重要象徵。這次宣布則把焦點從單一手機產品，延伸至長期的晶片設計及 AI 晶片路線圖。12

Nvidia 在中國市場的受限，也提高了這條路線的戰略價值。出口管制限制了中國企業取得其最先進 AI 加速器，相關報導顯示，華為及其他中國供應商正從 Nvidia 受限的市場空間中獲益；但華為是否能建立穩固領先地位，仍未有定論，其他中國晶片業者也在競爭。78

中國輿論多半將這項發布視為外部限制刺激本土創新與競爭的證據。不過，政治與產業上的鼓舞，必須和技術驗證分開看待：真正能證明 LogicFolding 成功的，仍是獨立的效能、功耗、成本、良率及可靠度數據。12

至於中國官方或民間是否會因這項發布，提出具體且權威的美中 AI 合作主張，現有資料不足以作出直接歸因。較清楚的是，美中一方面都需要處理 AI 風險，另一方面又在晶片、算力與供應鏈上持續競爭；LogicFolding 目前首先是一則半導體競爭新聞，並不能被視為美中 AI 合作框架已經確立的證據。