AI 晶片供應鏈的瓶頸,正逐漸從先進製程晶圓與 HBM 高頻寬記憶體,轉移到先進封裝。
目前,台積電 CoWoS 仍是整合處理器、晶粒(chiplet)與 HBM 的主流平台,但相關產能已被大量預訂。Intel 看準這個缺口,正將 EMIB-T 推向大型 AI 加速器市場,特別是客製化 ASIC,以及更重視封裝尺寸、成本或供應商多元化,而不只是追求最高互連密度的設計。
Intel 傳達的戰略訊息很明確:EMIB-T 並不是 CoWoS 的萬用即插即用替代品,而是另一種封裝架構。未來更可能是兩者並存,分別服務 AI 晶片市場中的不同產品與需求。
EMIB-T 與 CoWoS:兩種不同的封裝思路
台積電 CoWoS 家族通常在邏輯晶粒與 HBM 下方,配置大面積、高密度的互連層。CoWoS-S 採用完整的矽中介層;CoWoS-L 則結合重配線層(RDL)中介層與局部矽橋。這種架構使 CoWoS 成為高頻寬 GPU 與 HBM 封裝的重要選項。
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Intel 的 EMIB 則不同:它只在相鄰晶粒需要高密度連接的位置,將小型矽橋嵌入有機封裝基板。EMIB-T 進一步在矽橋中加入穿矽通孔(TSV),目標是在不使用整片封裝級矽中介層的情況下,改善複雜異質封裝中的垂直供電與訊號傳輸。
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兩者的潛在優勢可概括如下:
- CoWoS: 提供大面積、高密度的佈線網路,適合需要最高頻寬密度,以及邏輯晶粒與 HBM 緊密整合的設計。
- EMIB-T: 透過局部矽橋減少矽中介層使用面積,並可在多個晶粒與記憶體堆疊周邊彈性配置互連。
- 代價: EMIB-T 將更多供電與訊號佈線責任轉移到封裝基板;CoWoS 則在高量 AI 與 HBM 設計上擁有更成熟、經驗更完整的量產基礎。
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Intel 的主打賣點:不靠完整中介層,也能做超大型封裝
Intel 已公布尺寸超過 120 × 120 毫米的 EMIB-T 封裝配置,內含超過 9 個光罩尺寸等效面積的矽、最多 12 個 HBM 模組、4 個高密度運算晶粒,以及超過 20 個矽橋。這些規格已進入超大型 AI 加速器與高 HBM 整合設計的應用範圍。
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但封裝尺寸本身並不能證明 EMIB-T 已取得決定性優勢。據報導,CoWoS-L 目前可支援約 5.5 倍光罩尺寸的封裝,台積電也表示其路線圖在本十年稍晚可望超過 14 倍。因此,EMIB-T 更有力的論述是模組化、潛在製造經濟效益與供應鏈選擇,而不是在所有封裝尺寸指標上都已領先。
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業界報告曾將最高達 50% 的潛在成本節省,以及接近 90% 的封裝良率歸因於 EMIB-T。不過,這些數字目前屬於業界估計,並非已公開、可直接比較的量產結果;此外,基板良率仍被視為主要障礙,因此應審慎解讀。
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哪些公司正在採用或評估 EMIB-T?
目前公開資訊可區分為一個已確認支持雙平台的業者,以及多家被報導有興趣、正在測試或可能採用的公司。
聯發科:公開支持兩種平台
聯發科已公開表示同時支援台積電 CoWoS 與 Intel EMIB,讓客戶自行選擇封裝方案。路透社引述聯發科高級副總裁 Vince Hu 的說法指出,該公司是少數同時支援兩種平台的客製化晶片供應商之一。
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另有產業報導稱,聯發科計畫在大型 AI ASIC 專案中並行使用 CoWoS 與 EMIB-T。較穩妥的結論是:聯發科已公開確認雙平台支援,但各個客戶專案的實際量產分配仍未完全明朗。
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博通與 Meta:據報正在評估
博通與 Meta 被報導正在評估 EMIB,或部分降低對 CoWoS 的依賴,主要動機包括降低成本與分散供應風險。但目前資料並未證明兩家公司已取得公開披露的高量 EMIB-T 量產訂單。
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Google:傳出高度興趣,但尚無已披露合約
多份報導將 Google 未來的 TPU 專案與 Intel 封裝連結在一起,包括 Google 已選擇或訂購 Intel 封裝、用於未來世代產品的說法;也有報導僅將其描述為預期採用。由於 Intel 與 Google 尚未在目前檢視的資料中披露確定的量產條款,因此 Google 應歸類為「高度被看好的潛在客戶」,而不是已確認的 EMIB-T 客戶。
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NVIDIA:有興趣,但尚無公開 EMIB-T 訂單
隨著 CoWoS 產能吃緊,NVIDIA 被報導對 EMIB-T 表示興趣,但目前沒有公開披露的高量 EMIB-T 訂單。NVIDIA 仍是台積電 CoWoS 產能最大的消費者,這也使其有理由研究額外的封裝選項,即使最高階產品未來仍可能繼續採用 CoWoS。
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Amazon:據報瞄準 EMIB-T
Amazon 的 AWS Trainium 3 被報導為 EMIB-T 的潛在使用者。不過,在目前檢視的來源中,Amazon 或 Intel 都未公開確認這項消息,因此應視為產業傳聞,而非已宣布的量產計畫。
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SK 海力士:據報進行 HBM 整合測試
據報 SK 海力士正使用自有 HBM,測試 Intel 以 EMIB 為基礎的 2.5D 封裝,也在評估未來量產所需的材料與供應商。這表示雙方可能存在技術評估或合作,但本身並不能證明 SK 海力士已承諾採購大量 Intel 封裝服務。
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目前各公司的狀態可整理如下:
- 公開確認支援: 聯發科支援 CoWoS 與 EMIB。
- 據報正在評估或有興趣: 博通、Meta、NVIDIA、SK 海力士。
- 據報可能採用: Google、Amazon。
- 已公開披露的高量 EMIB-T 訂單: 在目前檢視的資料中尚未獲得確認。
CoWoS 產能為何成為 Intel 的切入口?
分析師的估算說明了晶片設計業者為何尋找替代方案。KGI 預估,台積電 CoWoS 年產能將從 2025 年約 67 萬片晶圓,增加至 2026 年約 100 萬片;其中 NVIDIA 可能取得 2026 年產能的約 65%。
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其他預測則更為積極,估計 2026 年產能約 127.5 萬片、2027 年約 231 萬片。產能定義、擴產時程,以及是否納入不同 CoWoS 版本,都是預測差異的原因,因此這些數字應視為市場模型,而非已確定的總量。
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產業報導引用的摩根士丹利預測則估計,主要客戶在 2026 年的 CoWoS 需求約為 138.4 萬片,2027 年升至 268.2 萬片。若以這組假設計算,即使台積電採取較積極的擴產步伐,需求仍可能高於供給。
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不同來源對 NVIDIA 的占比估算也有所不同:KGI 對 2026 年台積電 CoWoS 產能的估算約為 65%,另一些報告則認為 NVIDIA 到 2027 年仍可能占台積電 CoWoS 產能約 50% 或以上。這些都是分析師或業界估計,並非台積電官方披露;而且占比究竟是相對於全球需求、台積電產能,還是特定 CoWoS 版本計算,也會造成差異。
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供應集中程度同樣值得注意。一項估計指出,NVIDIA、Google、AMD 與 Amazon 四家公司在 2025 年合計消耗超過 90% 的 CoWoS 封裝產能。若此估計準確,其他晶片設計業者將更容易受到產能分配影響,也會更有動機認證第二家先進封裝供應商。
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為何客戶需要第二條封裝路線?
業者推動供應商多元化,主要基於四項實際考量。
產能與排程風險
即使晶片已取得足夠的運算晶圓與 HBM,只要沒有封裝產能,出貨仍可能延後。多份報導形容 CoWoS 產能至少排程至 2026 年,顯示先進封裝已從最後一道製程,變成 AI 晶片量產的核心限制。
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成本潛力
相較於完整中介層,局部矽橋設計可能減少矽材料使用量,進而降低封裝成本。但實際效益仍取決於基板複雜度、良率、組裝流程與晶片設計。換言之,所謂 50% 成本節省應被視為目標或業界估算,而非每位客戶都能獲得的保證結果。
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適合客製化 AI ASIC
雲端服務商與其他晶片設計公司越來越常打造客製化加速器,將運算晶粒、I/O 與 HBM 以不同方式組合。EMIB-T 的局部矽橋架構,在需要大封裝面積與多組局部高密度連接時可能更具吸引力,尤其適合客製化 ASIC 與部分推論型設計。
若設計要求最高且均勻的佈線密度,以及成熟的 HBM 整合能力,CoWoS 仍可能是更合適的方案。
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供應商多元化
讓 Intel 通過認證,能為晶片設計業者增加另一個先進封裝生態系,降低未來產能規畫對單一平台的依賴。這不代表客戶會全面放棄台積電;更可能的情境是,部分產品繼續使用 CoWoS,其他設計則轉向 EMIB-T,形成雙平台策略。
Intel 的營收時程
Intel 預期,包括 EMIB-T 在內的先進封裝業務,將於 2027 年下半年開始出現營收成長,2028 年成為具意義的經常性營收來源,並在 2029 年達到更完整的規模。
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Intel 財務長 Dave Zinsner 曾表示,單一客戶的先進封裝協議,潛在年營收規模可能達數十億美元。不過,客戶名稱、實際數量與已簽訂合約的經濟條款尚未完全公開。因此,這項商機雖然可觀,仍取決於 Intel 能否將市場興趣轉化為通過認證的設計、穩定的基板與封裝良率,以及按時擴大產能。
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更可能的結果:先共存,再談取代
短期來看,EMIB-T 最合理的定位是互補平台。CoWoS 擁有先進 AI 與 HBM 封裝的既有客戶基礎和大量生產經驗;EMIB-T 則為需要額外產能、超大型異質封裝、潛在成本優勢或供應商談判籌碼的客戶,提供另一條路線。
真正的考驗,不是 Intel 能否在工程展示中做出大型封裝,而是到 2027 年營收開始成長時,客戶能否從評估階段進入可重複、穩定的高量生產。
在此之前,EMIB-T 是可信的替代方案,也是牽制 CoWoS 的重要競爭力量,但還不能被視為已經證明能全面取代 CoWoS。