業界估計,High‑NA系統在單次曝光中可印製約8奈米級別的特徵尺寸,而現有EUV系統大約在13奈米左右。
實際可用尺寸仍取決於光阻材料、光罩設計與晶片架構,但解析度提升已足以改變先進製程的設計策略。
ASML與Intel早已合作推動High‑NA進入製造。Intel率先下單購買TWINSCAN EXE:5200系統,計畫將其導入先進製程。
首批設備在2025–2026年期間開始交付,主要用於測試、製程開發與早期產線導入。
但在半導體產業中,設備安裝並不等於立即量產。晶圓廠仍需要完成:
因此整體時間表通常分為兩個階段:
High‑NA EUV雖然昂貴,但帶來多個關鍵優勢。
更高解析度
數值孔徑從0.33提升至0.55,大幅提升光學解析能力,使更細圖案可在單次曝光中完成。
減少多重圖案化
許多原本需要兩次或更多曝光的層,未來可能只需一次,降低流程複雜度。
潛在良率提升
製程步驟減少,也意味著對位(overlay)與對準誤差降低,這是先進製程良率的重要因素。
成本與投資權衡
每台High‑NA EUV設備價格約3.5億美元。晶片製造商必須評估:更高設備成本是否能被更少製程步驟、更少光罩以及更高晶片密度所抵消。
目前最積極導入High‑NA EUV的公司,主要是推動最先進製程節點的晶圓廠。
Intel
Intel被普遍認為是最早採用者之一,也是第一個訂購High‑NA量產設備的企業。
Samsung(三星)
三星已訂購多台High‑NA系統,部分設備預計在2025與2026年交付,用於先進邏輯與DRAM製程。
SK hynix
SK hynix也已在研發產線部署High‑NA設備,用於未來記憶體技術開發。
TSMC
台積電目前態度較為審慎,據報導正在評估成本與製程收益,因此對大規模導入的節奏較慢。
多數產業預測指出,High‑NA EUV將在1.4奈米級節點發揮關鍵作用。
這個階段被一些分析師稱為半導體的**「埃米時代」(Angstrom Era)**——製程節點已經小於1奈米量級的分數。
在這個尺度下,光刻解析度與製程複雜度將成為最重要的競爭因素。
ASML認為人工智慧正在重塑半導體需求結構。公司在投資者簡報中指出,產業正在從**「到處都是晶片」轉向「到處都是AI晶片」**。
AI模型訓練與推理需要大量GPU與專用加速器,而這些晶片幾乎都依賴最先進製程。
因此,隨著AI基礎設施擴張,晶圓廠正加速擴建產能並增加設備投資,推動ASML訂單與收入預期上升。
印度正在建立本土半導體產業。根據印度電子與IT部門表示,該國目標在2026年開始商業化晶片生產。
不過,第一波印度晶圓廠主要聚焦於建立基礎製造能力。像High‑NA EUV這類設備主要服務於最先進製程,因此短期內仍集中在美國、韓國與台灣等成熟半導體中心。
隨著印度半導體生態系逐漸成形,未來可能為設備維護、技術服務與更高階製造基礎設施帶來需求。
High‑NA EUV被視為半導體製造的下一個重大轉折點。透過更高解析度與更簡化的圖案化流程,它讓晶體管尺寸得以繼續縮小,推動產業邁入埃米級製程。
首批使用該設備的晶片預計在2025–2026年出現在有限產量中,而真正的大規模影響可能在2027–2028年才會全面展現。
在AI晶片競賽持續升溫的背景下,能否取得並有效利用這些價值3.5億美元的光刻機,可能成為全球半導體競爭格局中的決定性因素之一。