這項策略的核心,在於擺脫業界對 ASML 極紫外光(EUV)微影機台的依賴。由於中國遭到封鎖,無法購得此關鍵設備,華為的新架構試圖「改變遊戲規則」。這項重大宣布是由華為半導體事業總裁何庭波,於 2026 年 5 月 25 日在上海舉行的 IEEE 國際電路與系統研討會(ISCAS)上發表。她描繪了一份路線圖,目標是在 2031 年前,僅使用較成熟的深紫外光(DUV)微影設備,就能達到等同於 1.4 奈米製程節點的電晶體密度 。
韜(τ)定律是華為提出用以取代摩爾定律的新指導原則。它不再以「能將電晶體蝕刻得多小」來衡量進步,而是以「訊號傳播延遲」——也就是數據在晶片及系統間傳輸所花費的時間——作為衡量基準 。此定律的目標是同時在四個層面壓縮這個時間常數 τ:元件層級(將電阻與寄生電容最小化)、電路層級、晶片層級,乃至於整體的系統層級 。
這是一次根本性的優化目標轉向。當業界過往一味追逐更小的幾何尺寸時,華為如今追求的,是更快的訊號傳遞。華為的官方公告將此定律描述為「驅動半導體與電子系統演進的全新指導原則」。
LogicFolding 是韜定律的實體化身。它是一種將邏輯電路垂直折疊、相互堆疊的 3D 架構,藉此縮短關鍵路徑的佈線長度,並降低阻礙訊號的電阻與電容負載 。華為聲稱,相較於傳統的平面設計,這種方式可將電晶體密度提升 55%,並使效能核心的能源效率提高 41% 。
華為公佈的路線圖顯示,一款雙層堆疊的晶片將於 2026 年問世,預計搭載於 Mate 90 系列的新款麒麟處理器中;而至 2031 年,三層堆疊的晶片將能實現等同於台積電與三星採用 1.4 奈米節點才能達到的電晶體密度 。至關重要的一點是,這一切計畫完全不須動用到 EUV 微影技術 。
儘管說法大膽,仍有幾項重大理由令人對其抱持懷疑。首先,55% 的密度增益是華為單方面提出的數據,尚未經過獨立驗證 。實驗室的成果能否轉化為大規模量產,目前還是未定之天。路透社的分析指出,這項做法「為中國在美國制裁下打造尖端晶片提供了一條途徑」,但同時也警惕,這是否代表真正的突破「仍有待觀察」。
其次,LogicFolding 面臨著巨大的實務挑戰。當邏輯電路垂直堆疊時,散熱的難度將呈指數級倍增。實現此架構所必需的設計工具生態系統尚未成熟,而三層邏輯晶片的製造良率在商業規模上更是從未被驗證過 。
輝達(Nvidia)執行長黃仁勳雖稱華為的成果是「一項突破」,但他也直言這「對台積電並非威脅」。他點出台積電採用先進的 3D 封裝技術已行之有年,真正的硬仗在於能否成功提升產量 。而第一場真正的考驗,將是 2026 年底推出的麒麟晶片——屆時就能見真章,看看實驗室宣稱的密度增益,在需要製造出數百萬顆晶片的現實中,是否還能存活下來 。
這項策略對南韓兩大半導體巨頭的潛在衝擊,取決於各自的業務重心。對於在先進晶圓代工領域與台積電直接競爭的三星而言,華為的策略構成了一項「有條件的威脅」。若 LogicFolding 獲得成功,它可能縮小三星目前因握有 EUV 設備而享有的製造優勢,讓華為得以透過本土或中國可觸及的晶圓廠,生產出具有競爭力的 AI 及伺服器級邏輯晶片 。這將降低 EUV 設備通行證的溢價,並對晶圓代工業務構成價格壓力。
對 SK 海力士來說,威脅則較為間接。LogicFolding 是邏輯晶片的架構,它並不直接涉及 DRAM 或高頻寬記憶體(HBM)的生產。SK 海力士的核心記憶體業務並非主要目標。然而,倘若華為成功打造出有競爭力的 AI 晶片生態系,中國企業對非中國晶片供應商的依賴便可能降低,長遠下來,最終可能削弱對 SK 海力士販售給這些系統的先進記憶體產品的需求 。
韜定律與 LogicFolding 的背後,浮現的是一套已進化到遠不止於「追趕傳統製程節點」的宏觀戰略。中國正試圖重新定義「晶片微縮」的意義。與其在 ASML、台積電和三星設定的 EUV 戰場上苦戰,華為正企圖扭轉整個戰場——用「時間」而非「奈米」來衡量進步 。
這種架構上的跳躍式突圍,是一項橫跨元件、電路、晶片與系統層級優化的自主化總體戰,而不僅僅聚焦於微影技術 。這也釋放出一道訊號:華府的出口管制雖然帶來了實質傷害,卻未能扼殺中國晶片的進展。相反地,它反倒將龐大的資源引導至替代路徑上。公開將美國的制裁譽為催生 LogicFolding 的催化劑,正是在試圖論證「極限施壓已經帶來反效果」。
選在上海舉行的一場 IEEE 重量級會議上發表這項成果,傳達出華為的明確意圖:無論是否受制於工具禁令,華為都決心在全球先進半導體的討論中佔有一席之地 。對華府的決策者,以及首爾和新竹的競爭對手來說,當前的急迫問題早已不再是「中國會不會找到突破制裁的方法」,而是「這些變通方案,距離追上對手還有多快」。