華為的晶片豪賭：以「Tau縮放」與「LogicFolding」繞過EUV微影，直指2031年1.4奈米

什麼是 Tau (τ) 縮放定律？

Tau縮放定律是一套試圖取代「摩爾定律」的新框架。過去，半導體進步的標準是在平面的矽晶圓上塞進更多、更小的電晶體。而Tau (τ) 則將目標從縮小電晶體之間的「物理空間」，轉變為縮短訊號在晶片中傳輸所需的「時間」。

這個框架不再追逐單一的微影精度，而是將電晶體、內部連接線、封裝乃至整體系統設計，全都整合進一個以「降低訊號延遲」為核心的最佳化流程中 。其核心理念在於，現代晶片運算的瓶頸往往不在電晶體數量多寡，而在於資料的傳輸移動。這個瓶頸可以透過架構上的創新來突破，而非仰賴更精細的光學微影技術 。

LogicFolding：繞過 EUV 的 3D 架構

如果說 Tau 縮放定律是理論框架，LogicFolding 就是實踐這個理論的具體矽晶片架構。有別於將邏輯電路平鋪在單一平面上，這項技術如同將電路「摺疊」進垂直的 二至三層 空間裡 。這個設計能帶來兩大關鍵效果：

1. 大幅縮短內部線路。 當電路進入三維空間，電子訊號必須穿越的物理距離便急遽縮短。這不僅減輕了電阻電容負載（RC load），更同步提升了運算速度與功耗效率 。
2. 在不依賴先進節點下塞入更多電晶體。 華為聲稱，這種堆疊方式能將電晶體密度提升約 55%，並改善能源效率，且完全不需要用到 EUV 設備那種接近次原子等級的精密度 。

最關鍵的一點在於，這些密度的躍升並不仰賴先進的微影技術。這些晶片都將在中芯國際（SMIC），利用成熟且未被美國現行出口管制所阻擋的深紫外光（DUV）微影系統，在相當於 7 奈米等級的成熟製程上進行製造 。華為也提到，他們在過去六年內，已利用這套基礎協同最佳化技術，量產了多達 381 款晶片型號，而 LogicFolding 正是這個技術路線的延續與擴展 。

路線圖：從 2026 年的 Kirin 晶片到 2031 年的 1.4 奈米同等級

華為端出了一張具體的兩階段路線圖：

• 2026 年底： 首款商業化的 LogicFolding 晶片將以雙層設計的 Kirin 系統單晶片（SoC）形式問世，預計用於 Mate 90 系列。這款晶片預計能達到 每平方毫米 2.38 億個電晶體（238 MTr/mm²） 的密度，表現大致與台積電的 3 奈米級節點並駕齊驅 。初期的效能預估包含了 3.1GHz 的峰值時脈以及 40% 的效能核心效率提升 。
• 2031 年前： 華為計劃推出三層式的 LogicFolding 設計，使其電晶體密度達到與 1.4 奈米級製程 同等的水平。而台積電自己設定的 1.4 奈米量產目標，目前是訂在 2028 年 。

黃仁勳的回應：矛盾又微妙的威脅評估

輝達執行長黃仁勳在華為發表新技術後，接連給出兩套看似矛盾卻又各有謀略的說法。

就在 ISCAS 研討會前夕，黃仁勳已向 CNBC 坦承華為在關鍵市場領域的強勢地位。他直言美國的出口限制已讓輝達難以與之競爭，並表示公司已「大幅拱手讓出」中國的 AI 晶片市場給華為 。

當被直接問及 LogicFolding 是否會威脅台積電的晶圓代工龍頭地位時，他的公開態度先是轉強，隨後又軟化。最初的消息指出，黃仁勳認為華為在成熟 7 奈米節點上實現具競爭力 AI 效能的能力，對那個「永遠需要最新節點」的商業模式構成了「嚴重威脅」。

然而，數日後的 5 月 29 日，黃仁勳在台北接受記者訪問時，卻給出了輕描淡寫的結論。他說：「這是華為的突破，但不是對台積電的威脅。台積電使用晶粒堆疊和 3D 封裝已經多久了？快十年了。所以，台積電的技術非常先進。」。

現實檢驗：美好願景背後的潛在變數

儘管這盤棋局下得大膽且富有謀略，華為的願景仍伴隨著幾個不容忽視的關鍵前提與變數。

• 主張有待驗證。 華為聲稱的 55% 電晶體密度提升，是未經第三方晶片分析機構獨立證實的內部數據 。該公司描述的是透過架構設計實現「等同於 1.4 奈米的密度」，而不是真正在物理上蝕刻出 1.4 奈米的線寬。
• 散熱與良率的考驗確實存在。 將邏輯電路層層堆疊，意味著在更小的體積內會產生更多的熱能，同時要確保多個堆疊層在製造上零缺陷，更是業界公認的艱鉅挑戰。產業分析師提醒，這些因素可能會限制大規模 3D 邏輯晶片的商業可行性與實際效能 。
• 「同等密度」的說法其實很微妙。 華為並非宣稱它將能以 1.4 奈米的尺度來蝕刻電晶體。它的目標是透過「向上發展」，在給定的面積內，塞進「功能上等量」的電晶體數目。這個差異對於比較功耗、發熱與成本時至關重要，畢竟它與採用先進節點的單一晶片是走在不同的技術路徑上 。

本質上，華為提出的是一套「後摩爾定律時代」的策略，將半導體的競賽重新定義為更聰明的 3D 設計，而非純粹的微影技術霸權。今年稍晚問世的 Kirin 晶片將是初步試金石，而終極的 2031 年目標，則仍是一場取決於能否克服 3D 邏輯堆疊中嚴峻物理極限的長線賭注。