華為半導體業務主管何庭波的研究，將 Kirin 2026 定位為該公司 τ（tau）Scaling 的首次實測驗證。重點並不是「把邏輯電路垂直堆疊就會更涼」，而是 LogicFolding 藉由縮短信號路徑與降低時脈分配成本，讓更高密度的晶片有機會以更低功耗完成相同工作。

不過，現有資料主要來自華為發表的預印本與公司測試，而非獨立第三方的完整封裝散熱認證。因此，它足以反駁「3D 邏輯一定更熱」這種絕對說法，卻還不足以宣告 3D 堆疊的散熱難題已被徹底解決。14

同效能比較：密度提高，功耗反而下降

華為將 Kirin 2026 與前一代平面式設計比較，稱電晶體密度由約每平方毫米 1.55 億顆增至 2.38 億顆，增幅約 55%。在相同效能的測試條件下，華為公布的功耗降幅為：12

• NPU：降低 66%
• GPU：降低 58%
• CPU 效能核心：降低 41%

這組數據的意義，在於更高的 3D 邏輯密度並不必然導向更高發熱量：若相同任務所需功耗更低，該運作點需要排出的總熱能也可能較少。不過，這並不表示所有負載、封裝方式與局部熱點都必定更低溫。16

NPU 為何是最大受益者？

在維持 29 TOPS 的條件下，華為稱 Kirin 2026 的 NPU 可將時脈頻率降低 63%，電壓由 0.85V 降至 0.55V，功率密度約降低 73%；若改以效能為優先，NPU 最高可達 70 TOPS。120

技術邏輯是：若關鍵路徑變短、訊號延遲降低，設計者就取得更多時序餘裕。在吞吐量不變時，這份餘裕可以換成更低時脈，尤其是更低電壓。由於動態功耗對電壓與頻率都很敏感，兩者同步下調可帶來顯著節能。

但 70 TOPS 也說明另一面：同樣的時序餘裕，也能被用於拉高效能，而非降低能耗。因此，τ Scaling 不是一條「必然省電」的自動定律；關鍵仍在於設計者如何分配這份餘裕。

GPU 與 CPU：收益為何不一樣？

GPU 方面，華為稱其在維持 61 fps 時，可將工作電壓降低約 200mV，同效能功耗減少 58%。321

NPU 與 GPU 都高度平行，且仰賴大量資料搬移與時脈分配；若實體設計能縮短長距離互連，通常更可能獲得較大收益。相較之下，CPU 效能核心存在更複雜的控制相依性、快取與延遲限制，因此華為公布的節能幅度較小，為 41%。

這是合理的工程解讀，但並非獨立驗證過的因果拆解；現有資料並未完整量化每個因素對 CPU、GPU 與 NPU 差異的貢獻。1

LogicFolding 到底改變了什麼？

LogicFolding 並非只是把兩顆獨立晶粒上下堆放。它將原本偏平面的電路功能分配到多個垂直的主動層，再透過 **hybrid bonding（混合鍵合）**連接，讓一部分長距離的水平走線改為短距離垂直連接。

華為將 τ 定義為關鍵路徑上的訊號傳播時間；LogicFolding 的目的就是壓縮這項延遲。14

依論文說法，折疊後路徑的互連長度一般可縮短 20%，在關鍵路徑上最高可縮短 70%。在一個測試區塊中，時脈走線長度減少 28%，時脈緩衝器數量則由約 43,600 個降至 19,000 個。1

這不只影響速度。更短的導線與更少的緩衝器，代表需要反覆充放電的電容可能減少，進而降低互連與時脈分配的能耗。這正是華為將「縮短關鍵路徑」連結到「可降電壓、可降功耗」的技術路徑。

資料提及的 1.5 微米混合鍵合間距，以及約 5,000 萬條垂直連接，顯示這是一種細粒度整合，而不是較粗略的晶粒堆疊。未來若進一步縮小鍵合間距，理論上可將更多連接轉為垂直路徑；但同時也會提高製造、對位、良率與設計驗證難度。14

DSP 的反例：總功耗降了，功率密度卻升了

最值得審慎看待的是 DSP。華為稱，早期的折疊式 DSP 在相同工作下讓總功耗降低 25%，但由於面積縮減得更快，功率密度反而提高 24%。2022

這清楚區分了兩個常被混用的指標：

• 總功耗：一個區塊消耗多少瓦特。
• 功率密度：每單位面積集中多少瓦特，通常以 W/mm² 表示。

對局部熱點與散熱上限而言，後者尤其重要。換句話說，即使整體耗電變低，熱若集中在更小面積，局部散熱仍可能更棘手。

華為提到 Kirin 2027 的 DSP 目標或後續結果為功耗降低 47%，且功率密度低於平面式基準；但這不應被視為 Kirin 2026 已經達成的證明，而應和 2026 的實測結果分開看待。2025

這些數據證明了什麼，又沒有證明什麼？

現有資料支持的，是一項較精確的結論：在這套實作方式與特定的同效能工作負載下，重新安排互連拓撲似乎讓 Kirin 2026 同時取得更高密度與更低功耗。這提供了一條不必立即更換微影製程節點、仍可取得後摩爾定律增益的可能路徑。14

但數據沒有證明：

• 所有 3D 邏輯堆疊都會更省電或更低溫；
• 單一區塊的低功耗等同完整封裝的散熱評估；
• 效益能在長時間高負載、不同環境溫度或其他頻率策略下維持不變；
• 未來縮小鍵合間距後，良率與成本仍會處於可接受範圍。

τ Scaling 的核心是把「時間」——尤其是訊號傳播延遲——視為主要設計變數，而不是只依賴幾何尺寸縮小。較短的延遲帶來的是功耗與效能之間的選擇空間；若這些時序餘裕全部用來提高頻率，節能與散熱優勢便可能縮小，甚至消失。

此外，晶圓翹曲、垂直層的精準對位、更細鍵合間距下的缺陷與良率、供電、訊號完整性，以及能同步最佳化熱、電與物理限制的 EDA 設計工具，仍都是難題。

所以，Kirin 2026 是一個值得注意的訊號：3D 整合可以用來改善能源效率，而不只是追求更高密度；但它還不是「3D 邏輯散熱問題已解」的最終答案。16

華為半導體業務主管何庭波的研究，將 Kirin 2026 定位為該公司 τ（tau）Scaling 的首次實測驗證。重點並不是「把邏輯電路垂直堆疊就會更涼」，而是 LogicFolding 藉由縮短信號路徑與降低時脈分配成本，讓更高密度的晶片有機會以更低功耗完成相同工作。

不過，現有資料主要來自華為發表的預印本與公司測試，而非獨立第三方的完整封裝散熱認證。因此，它足以反駁「3D 邏輯一定更熱」這種絕對說法，卻還不足以宣告 3D 堆疊的散熱難題已被徹底解決。14

同效能比較：密度提高，功耗反而下降

華為將 Kirin 2026 與前一代平面式設計比較，稱電晶體密度由約每平方毫米 1.55 億顆增至 2.38 億顆，增幅約 55%。在相同效能的測試條件下，華為公布的功耗降幅為：12

• NPU：降低 66%
• GPU：降低 58%
• CPU 效能核心：降低 41%

這組數據的意義，在於更高的 3D 邏輯密度並不必然導向更高發熱量：若相同任務所需功耗更低，該運作點需要排出的總熱能也可能較少。不過，這並不表示所有負載、封裝方式與局部熱點都必定更低溫。16

NPU 為何是最大受益者？

在維持 29 TOPS 的條件下，華為稱 Kirin 2026 的 NPU 可將時脈頻率降低 63%，電壓由 0.85V 降至 0.55V，功率密度約降低 73%；若改以效能為優先，NPU 最高可達 70 TOPS。120

技術邏輯是：若關鍵路徑變短、訊號延遲降低，設計者就取得更多時序餘裕。在吞吐量不變時，這份餘裕可以換成更低時脈，尤其是更低電壓。由於動態功耗對電壓與頻率都很敏感，兩者同步下調可帶來顯著節能。

但 70 TOPS 也說明另一面：同樣的時序餘裕，也能被用於拉高效能，而非降低能耗。因此，τ Scaling 不是一條「必然省電」的自動定律；關鍵仍在於設計者如何分配這份餘裕。

GPU 與 CPU：收益為何不一樣？

GPU 方面，華為稱其在維持 61 fps 時，可將工作電壓降低約 200mV，同效能功耗減少 58%。321

NPU 與 GPU 都高度平行，且仰賴大量資料搬移與時脈分配；若實體設計能縮短長距離互連，通常更可能獲得較大收益。相較之下，CPU 效能核心存在更複雜的控制相依性、快取與延遲限制，因此華為公布的節能幅度較小，為 41%。

這是合理的工程解讀，但並非獨立驗證過的因果拆解；現有資料並未完整量化每個因素對 CPU、GPU 與 NPU 差異的貢獻。1

LogicFolding 到底改變了什麼？

LogicFolding 並非只是把兩顆獨立晶粒上下堆放。它將原本偏平面的電路功能分配到多個垂直的主動層，再透過 **hybrid bonding（混合鍵合）**連接，讓一部分長距離的水平走線改為短距離垂直連接。

華為將 τ 定義為關鍵路徑上的訊號傳播時間；LogicFolding 的目的就是壓縮這項延遲。14

依論文說法，折疊後路徑的互連長度一般可縮短 20%，在關鍵路徑上最高可縮短 70%。在一個測試區塊中，時脈走線長度減少 28%，時脈緩衝器數量則由約 43,600 個降至 19,000 個。1

這不只影響速度。更短的導線與更少的緩衝器，代表需要反覆充放電的電容可能減少，進而降低互連與時脈分配的能耗。這正是華為將「縮短關鍵路徑」連結到「可降電壓、可降功耗」的技術路徑。

資料提及的 1.5 微米混合鍵合間距，以及約 5,000 萬條垂直連接，顯示這是一種細粒度整合，而不是較粗略的晶粒堆疊。未來若進一步縮小鍵合間距，理論上可將更多連接轉為垂直路徑；但同時也會提高製造、對位、良率與設計驗證難度。14

DSP 的反例：總功耗降了，功率密度卻升了

最值得審慎看待的是 DSP。華為稱，早期的折疊式 DSP 在相同工作下讓總功耗降低 25%，但由於面積縮減得更快，功率密度反而提高 24%。2022

這清楚區分了兩個常被混用的指標：

• 總功耗：一個區塊消耗多少瓦特。
• 功率密度：每單位面積集中多少瓦特，通常以 W/mm² 表示。

對局部熱點與散熱上限而言，後者尤其重要。換句話說，即使整體耗電變低，熱若集中在更小面積，局部散熱仍可能更棘手。

華為提到 Kirin 2027 的 DSP 目標或後續結果為功耗降低 47%，且功率密度低於平面式基準；但這不應被視為 Kirin 2026 已經達成的證明，而應和 2026 的實測結果分開看待。2025

這些數據證明了什麼，又沒有證明什麼？

現有資料支持的，是一項較精確的結論：在這套實作方式與特定的同效能工作負載下，重新安排互連拓撲似乎讓 Kirin 2026 同時取得更高密度與更低功耗。這提供了一條不必立即更換微影製程節點、仍可取得後摩爾定律增益的可能路徑。14

但數據沒有證明：

• 所有 3D 邏輯堆疊都會更省電或更低溫；
• 單一區塊的低功耗等同完整封裝的散熱評估；
• 效益能在長時間高負載、不同環境溫度或其他頻率策略下維持不變；
• 未來縮小鍵合間距後，良率與成本仍會處於可接受範圍。

τ Scaling 的核心是把「時間」——尤其是訊號傳播延遲——視為主要設計變數，而不是只依賴幾何尺寸縮小。較短的延遲帶來的是功耗與效能之間的選擇空間；若這些時序餘裕全部用來提高頻率，節能與散熱優勢便可能縮小，甚至消失。

此外，晶圓翹曲、垂直層的精準對位、更細鍵合間距下的缺陷與良率、供電、訊號完整性，以及能同步最佳化熱、電與物理限制的 EDA 設計工具，仍都是難題。

所以，Kirin 2026 是一個值得注意的訊號：3D 整合可以用來改善能源效率，而不只是追求更高密度；但它還不是「3D 邏輯散熱問題已解」的最終答案。16