華為 Tau（τ）縮放定律與 LogicFolding：繞過製程極限的晶片新路徑

在製造能力受限的情況下，華為開始把重點轉向 設計與架構層面的突破。

Tau（τ）縮放定律：把「幾何縮小」變成「時間縮放」

華為在 **2026 年 IEEE 國際電路與系統研討會（ISCAS）**上提出 Tau（τ）縮放定律，作為未來半導體發展的新原則。

傳統晶片進步主要依靠「幾何縮放」：

• 幾何縮放（Geometric scaling）：透過縮小晶體管尺寸提升密度。

而 Tau 定律提出另一種思路：

• 時間縮放（Time scaling）：縮短訊號在電路與系統中傳輸與運算所需的時間。

其核心目標是持續降低系統的 時間常數 τ（tau），也就是訊號傳遞與計算的延遲。

當訊號路徑更短、延遲更低、電路更高效時，即使晶體管尺寸沒有大幅縮小，整個系統仍可能表現得像是具有更高的晶體管密度與性能。

一些報導將這個概念稱為 「Her’s Law」，意指從摩爾定律的幾何縮放轉向以時間為尺度的計算系統優化。

LogicFolding：實現 Tau 定律的核心架構

為了落實 Tau 縮放，華為同時提出了一種新的晶片架構：LogicFolding（邏輯折疊）。

這種設計的核心是重新安排電路結構，讓訊號在晶片中的路徑更短、負載更低。

主要效果包括：

• 縮短訊號傳播距離
• 降低電阻與電容負載
• 提升有效晶體管密度
• 改善性能與能源效率

部分技術描述指出，LogicFolding 可以將電路重新組織為 堆疊或折疊的結構，在不依賴更先進製程的情況下提升密度與性能。

華為表示，這些優化並不只發生在單一層級，而是橫跨：

• 元件（device）
• 電路（circuit）
• 晶片（chip）
• 系統（system）

形成一套多層級協同優化架構。

已在數百款晶片中使用

華為表示，Tau 縮放相關設計理念其實並不是剛提出的實驗概念。

公司指出，這種方法 已經在過去幾年用於數百款晶片設計中。

接下來的重要一步，是將 LogicFolding 架構導入 新一代 Kirin（麒麟）手機處理器。預計未來推出的華為手機晶片將率先採用這項技術。

如果這些晶片在實際產品中表現良好，將成為 Tau 縮放理念的第一個大規模商用驗證。

對中國半導體戰略的重要性

Tau 縮放定律不僅是技術提案，也具有明顯的戰略背景。

在美國主導的出口管制下，中國企業難以取得最先進的半導體設備，尤其是 EUV 光刻機等關鍵製造工具。

這使得中國要在 製程節點上追上台積電或三星變得非常困難。

華為提出的這條路徑，本質上是在嘗試：

用架構與系統創新，彌補製造技術上的差距。

如果這種方法奏效，可能意味著未來晶片競賽不只比誰能做出更小的晶體管，也比誰能設計出更高效的計算架構。

仍待驗證的關鍵問題

儘管概念相當引人注目，目前仍有一個重要事實：

Tau 縮放定律仍屬於技術路線圖，而非已被完全驗證的突破。

目前公開資訊中，華為尚未提供第三方驗證或完整基準測試，證明其晶片能真正達到未來 1.4 奈米製程的性能或密度水準。

因此，真正的檢驗將來自未來幾代晶片產品。

半導體發展可能的下一步

無論最終成果如何，華為的 Tau 縮放定律反映出一個越來越明顯的產業趨勢：

未來晶片性能的提升，可能越來越依賴 架構設計、封裝技術與系統級優化，而不只是單純的製程微縮。

對華為與中國半導體產業而言，這也代表一種嘗試——在缺乏最先進製造設備的情況下，仍然持續推進計算能力的發展。