2D電晶體殺入廠房：ASML、台積電、imec成功喺12吋晶圓達到50nm集成

咁多年嚟，半導體業界一直將二維材料（得幾個原子咁薄嘅物質）視為突破矽晶片物理極限、延續邏輯電晶體微縮嘅希望。但最大問題係製造。要令呢啲脆弱嘅材料喺標準12吋晶圓上正常運作，而且尺寸要同最先進嘅矽晶片有得揮，之前似乎係好遙遠嘅目標。

不過，呢個距離啱啱大幅拉近咗。喺2026年6月舉行嘅IEEE/JSAP VLSI技術與電路研討會上，由比利時微電子研究中心imec、荷蘭光刻機巨頭ASML同台灣晶圓代工龍頭台積電組成嘅聯盟，公布咗一項業界首創嘅示範：將採用2D通道材料嘅微型化n型同p型場效電晶體（FET），完全整合喺12吋（300毫米）晶圓上，而且接觸閘極間距（CPP）只得50納米（nm） 。

呢次唔係普通嘅實驗室實驗。呢個係首次將互補型2D電晶體（即係nFET同pFET同時存在），喺一個被廣泛認為係由學術好奇邁向工業量產嘅關鍵間距上，做喺一塊完整嘅量產尺寸晶圓上面 。

佢哋實際整咗啲乜出嚟？

團隊示範咗兩種互補嘅元件類型，用咗唔同嘅原子級薄通道材料 ：

• nFET（n型場效電晶體）用二硫化鉬（MoS₂） 做通道。
• pFET（p型場效電晶體）用二硫化鎢（WS₂） 或者二硒化鎢（WSe₂） 做通道。

所有元件都係喺同一塊12吋矽晶圓上製造，用嘅係一套可以擴展、兼且同後段製程（Back-end-of-line）相容嘅整合流程 。選擇鎢基pFET材料係好值得留意嘅一點，因為imec喺2025年嘅IEDM會議上，啱啱報告過用單層WSe₂創下紀錄嘅pFET效能，驅動電流高達每微米690微安（690µA/µm） 。

關鍵數字：50納米接觸閘極間距

最矚目嘅指標，係nFET同pFET元件都達到咗50納米CPP 。喺晶片製造入面，接觸閘極間距係衡量電晶體密度最關鍵嘅指標之一，直接反映你可以將邏輯製程推到幾盡。

打個比喻：當今業界領先嘅矽晶片節點，佢哋嘅間距已經低過50納米。喺12吋晶圓上示範到50納米CPP嘅2D材料電晶體，證明呢啲奇特材料可以喺同一個級別競賽，而且唔單止喺細細粒嘅研究樣本度做到，仲係用緊量產工廠嗰種標準晶圓格式 。

一個整合流程，達成三大里程碑

呢次合作成果達成咗三個具體、可量度嘅里程碑，清楚標誌住佢哋超越咗之前嘅2D材料研究 ：

1. 全球首創喺12吋晶圓上，達到50納米CPP嘅微型化nFET同pFET元件。
2. 兩種極性嘅電晶體，喺閘極電壓為零（Vg=0V）嗰陣，都展現出極低嘅關閉電流（Ioff）。
3. 用二硒化鎢（WSe₂）通道嘅pFET效能，已經接近創紀錄嘅實驗室元件水平，證明呢套整合方法可以保留到材料本身嘅高品質。

除此之外，呢套類似CMOS嘅整合方法，令到成塊晶圓上面高達94%嘅電晶體都可以正常運作（定義係最大電流同最低電流嘅比率Imax/Imin大過10⁵），確認咗呢個製程流程既穩健又穩定 。

令突破成真嘅製程技術

到底係乜嘢令到呢次可以由實驗室跳入晶圓廠？關鍵係聯盟開發咗一套全新嘅整合方法，專為過渡金屬二硫族化物（TMD）呢類用嚟做電晶體通道嘅2D材料而設計 。呢套流程包含咗幾個對工業可行性嚟講好關鍵嘅製程模組 ：

• EUV（極紫外光）微影技術，用嚟刻劃出50納米間距所需嘅超微細圖案。
• 適合喺完整晶圓上使用嘅TMDC材料轉移技術。
• 用於閘極堆疊嘅高k值介電質整合。
• 通道隔離同先進嘅化學機械平坦化（CMP） 步驟。

呢種將標準半導體製程工具，同度身訂造嘅2D材料處理技術結合嘅做法，正係令到呢次成果成為真正製造業突破嘅原因，而唔單止係一個材料科學展示。

一次過打破兩大障礙

2D電晶體如果想取代矽喺邏輯晶片入面嘅位置，業界就必須克服兩大基本挑戰 。第一，要有人建立一套喺12吋晶圓（即係現代晶片生產嘅標準）上行得通嘅完整整合流程。第二，呢套流程必須要喺同一個咁緊湊嘅尺寸下，同時適用於n型同p型元件，因為CMOS邏輯需要用到互補配對。

ASML-台積電-imec 呢次嘅成果，喺一次示範入面就掃除晒呢兩個障礙。佢哋結合咗imec長期研究TMD元件嘅經驗、ASML嘅光刻技術能力，同台積電嘅製造專業知識，證明咗2D材料電晶體係可以喺未來邏輯節點所需嘅間距下，進行大規模製造 。

喺後矽時代路線圖嘅位置

呢次唔係一個單次實驗。佢係業界過去一段長時間持續進步嘅累積成果。

Imec早喺2018年就開始研究喺300毫米晶圓上整合2D FET材料，當時佢哋首次展示咗喺完整晶圓上，用金屬有機化學氣相沉積（MOCVD）直接生長二硫化鎢（WS₂） 。到咗2019年，呢個研究中心展示咗通道長度只得30納米嘅超微型二硫化鉬（MoS₂）電晶體 。去到2020年，imec正式將2D材料引入佢嘅邏輯微縮路線圖，預計由A7節點開始採用 。

最近，英特爾代工服務（Intel Foundry）同imec都分別喺2025年嘅IEDM會議上，展示咗關鍵2DFET模組（包括源極/汲極觸點同閘極堆疊）可於300毫米晶圓廠相容整合嘅成果 。喺同一個會議上，imec同台積電嘅合作，仲喺WSe₂通道上創下咗紀錄嘅pFET效能，為2026年嘅突破奠定咗材料基礎 。

喺2026年6月公布嘅呢個ASML-台積電-imec成果，就將以上咁多條線索交織埋一齊，做出一個完整嘅示範：喺量產晶圓上，以晶圓廠相關嘅間距，實現互補型2D電晶體。呢套整合方案預期唔單止適用於今次用嘅TMD材料（MoS₂、WS₂同WSe₂），仲可以應用到其他2D通道材料上面 。

下一步係乜？

呢項突破係喺2026年VLSI研討會上，以編號T1.3嘅論文形式發表，標題係「First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab」（出自300毫米晶圓廠、用EUV促成嘅50納米間距N型同PMOS 2D材料通道電晶體整合路線）。雖然元件特性好有前景，但呢次仍然屬於研究示範，而唔係商業產品。效能同可靠度仲需要喺更窄嘅間距下證明，業界亦未就未來節點嘅確切2D材料堆疊達成標準化共識。

不過，重要性就好清楚了：半導體業界首次有咗具體證據，證明2D電晶體可以行返同矽一樣嘅製造路徑。後矽時代邏輯晶片嘅競賽，而家先真係開始。