對於最頂尖嘅 SF2P 製程,個 IP 組合既全面又高效能,包括咗:
另外,SF4X 製程亦單獨獲得一個強大嘅 IP 陣容,涵蓋咗 LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600 同 PCIe 6.0/5.0/CXL 3.2,由此可見呢次合作嘅廣度真係唔講得笑 。
SAFE 2026 公告入面一個最搶眼嘅細節,就係明確將 Nvidia 嘅技術,整合到雙方嘅聯合設計流程之中。呢次合作,會將 NVIDIA NVLink-C2C——一種高頻寬、低延遲嘅「晶片對晶片」(chip-to-chip)互連技術——直接引入到 Cadence 嘅 EDA(電子設計自動化)同 SDA(系統設計及分析)流程,喺三星嘅 SF2P 製程上面。呢個仲會配合 CUDA-X 呢個用嚟加速 GPU 嘅函式庫,為「代理式 AI」(Agentic AI)同下一代 AI 架構去優化晒成個設計流程 。
引入 Nvidia 技術係好有策略性嘅一步。Nvidia 自己本身就會用呢個結合咗 Cadence 同三星嘅平台,去優化佢自己未來嘅 AI 架構同高頻寬互連技術。咁樣就形成咗一個良性循環:個設計工具生態系統有全球最揀擇嘅 AI 硬體公司嚟做實戰測試,變相證明咗呢個平台係用最進取嘅晶片路線圖都掂,畀到其他客仔信心 。
隨住晶片微縮越嚟越難,向三維空間發展就變得至關重要。Cadence 正為三星嘅 3D Cube-H 先進封裝技術,提供一個完全認證過嘅參考流程。呢個唔係一個淨係得個講字嘅路線圖項目,而係一套「準備好投產」(production-ready)嘅成套工具,專門應付最棘手嘅物理設計挑戰:
呢個認證過嘅流程,透過喺電源完整性(power integrity)、熱同翹曲分析(thermal and warpage analysis),同埋「突波功耗」(glitch power)優化方面嘅特別加強,直接應對 3D-IC 設計嘅實際障礙。呢啲正正係喺最先進嘅多裸晶封裝入面,會搞到「投片」(tape-outs)延遲嘅簽核難題 。
呢個合作關係已經有名有姓嘅客仔,走埋嚟用個平台做實測。Ambarella 係邊緣 AI 視覺處理器嘅龍頭,亦係呢個生態系統嘅公開早期用家。呢間公司正在開發 一個下一代 2nm 邊緣 AI 平台,針對機器人、無人機、自主機械同先進感測呢類應用 。
Ambarella 喺 SF2P 製程上,正採用 Cadence 嘅 PCIe 5.0 IP,而且公開講過呢次合作,對管理呢個先進製程特有嗰啲重大嘅設計、驗證同製造複雜性,係不可或缺嘅。揀 2nm 嚟做邊緣 AI 應用,而唔係淨係用喺大規模嘅數據中心 GPU,係一個好強嘅信號,顯示 SF2P 平台嘅定位,係要應付由耗電到效能都各有不同嘅多樣化需求 。
SAFE 2026 論壇以「矽智慧之樞紐」(The Nexus for Silicon Intelligence)為主題,而今次嘅公告係對 AI 基礎設施同實體 AI 爆炸性需求嘅一個直接回應;呢啲需求橫跨咗數據中心、邊緣裝置同智慧系統 。Cadence 同三星都將今次合作,定位為一條幫客仔更快推出下一代 AI 同高效能運算(HPC)系統嘅捷徑。方法就係提供一個「簽核就緒」、經實證過嘅平台,集尖端製程技術、3D-IC 整合同 GPU 加速設計流程於一身
。
透過將 IP、EDA 工具、Nvidia 互連技術同先進封裝,緊緊咁綁定成一個單一認證流程,Cadence 同三星等於幫客仔移除了喺早期採用新製程時,成日會碰到嗰啲來自碎片化嘅風險。呢個合作關係,將三星晶圓代工定位為 2nm 競賽入面一個好有實力嘅替代選擇,提供一個「一條龍」(turnkey)生態系統,為下一代 AI 晶片設計做直接競爭。
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