逃出水平內捲嘅困局

幾十年嚟，邏輯晶片嘅進步就係一個不斷縮細晶體管尺寸、務求喺同一塊矽片上面塞入更多運算能力嘅故仔。不過，呢種水平縮放已經撞到一個根本性嘅瓶頸。為咗防止平排放置嘅N型（NMOS）同P型（PMOS）晶體管之間出現電氣干擾，中間需要一層物理隔離層。呢層絕緣層冇得無限咁整薄，否則就會出現訊號干擾（crosstalk）同效能衰退嘅風險，變相為晶體管有幾密可以排埋一齊設下咗硬性限制 。

三星嘅創新之處，就係索性避開呢個問題。新嘅3DSFET架構唔再將NMOS同PMOS放喺隔籬，而係將佢哋垂直堆疊。咁樣一嚟，兩類晶體管之間嗰層關鍵嘅隔離層就變成垂直結構，唔會再佔用晶片上面任何額外嘅表面面積。理論上，呢個做法可以喺相同嘅空間內，令晶體管密度翻倍，完全唔使驚撞到水平隔離嘅極限 。

核心創新：三層納米片同42nm紀錄

將呢個垂直理念付諸實行，係材料科學同精密工程嘅高超技藝。三星團隊唔單止係將兩個簡單晶體管叠埋一齊咁簡單。佢哋嘅3DSFET喺上層（P型）同下層（N型）晶體管都採用咗三層堆疊納米片通道，即係話喺同一塊晶圓上面總共有六層納米片。呢個係目前為止，喺3D堆疊FET或者互補型FET（CFET）入面，展示過最多層數嘅納米片 。納米片架構本身已經可以對電流提供更優異嘅靜電控制，再結合垂直堆疊，喺效能同功耗效益方面產出強大嘅協同效應。

要做到呢一點，工程師團隊必須解決電氣隔離呢個關鍵挑戰。垂直相鄰嘅晶體管需要完美嘅絕緣屏障先至可以獨立運作。團隊喺上下層元件之間，引入咗一層高品質嘅中間介電層。呢塊垂直絕緣體就係解鎖高密度集成嘅關鍵，消除咗本來會令設計無法運作嘅訊號干擾 。

結果就係一件完全可運作嘅元件，柵極間距只有42nm，係公開紀錄上最細嘅尺寸。三星邏輯技術開發團隊嘅專家 WookHyun Kwon 解釋，雖然之前嘅研究有報告過更細嘅尺寸，但42nm呢個數字，係喺實際製造出嚟嘅晶體管結構中，前所未有咁細嘅紀錄 。

備受肯定嘅殊榮

呢項工作嘅重要性，好快就得到嚟自學術界同業界嘅認可。VLSI研討會係全球三大半導體會議之一。由Donghoon Hwang同佢嘅同事撰寫、題為《「First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications」》嘅論文，喺評審中攞到10分滿分入面嘅8.29分，係所有投稿入面最高分嘅 。呢個卓越嘅分數令佢同時獲得「最佳論文獎」同被選為研討會嘅「技術焦點」。

AI同HPC晶片嘅未來之路

三星構想3DSFET架構會係未來高效能邏輯半導體嘅基礎技術，特別係要應對下一代人工智能（AI）同高效能運算（HPC）應用嘅極端需求，喺呢啲領域，晶體管密度係決定效能嘅關鍵槓桿 。

之不過，我哋要將呢次展示睇成係一個里程碑式嘅概念驗證（proof-of-concept），而唔係產品發佈。目前呢項工作仲係處於示範階段。三星邏輯技術開發團隊表明會繼續研究，目標係最終可以商業化，但暫時仲未公佈任何量產時間表。要將單一元件嘅展示，變成高良率、可以大規模量產嘅製程，前面仲有好大段路要行 。雖然長路漫漫，但三星已經為「納米片時代之後會係點」呢個問題，提供咗一個具體而且經過驗證嘅答案：向高空發展。

逃出水平內捲嘅困局

幾十年嚟，邏輯晶片嘅進步就係一個不斷縮細晶體管尺寸、務求喺同一塊矽片上面塞入更多運算能力嘅故仔。不過，呢種水平縮放已經撞到一個根本性嘅瓶頸。為咗防止平排放置嘅N型（NMOS）同P型（PMOS）晶體管之間出現電氣干擾，中間需要一層物理隔離層。呢層絕緣層冇得無限咁整薄，否則就會出現訊號干擾（crosstalk）同效能衰退嘅風險，變相為晶體管有幾密可以排埋一齊設下咗硬性限制 。

三星嘅創新之處，就係索性避開呢個問題。新嘅3DSFET架構唔再將NMOS同PMOS放喺隔籬，而係將佢哋垂直堆疊。咁樣一嚟，兩類晶體管之間嗰層關鍵嘅隔離層就變成垂直結構，唔會再佔用晶片上面任何額外嘅表面面積。理論上，呢個做法可以喺相同嘅空間內，令晶體管密度翻倍，完全唔使驚撞到水平隔離嘅極限 。

核心創新：三層納米片同42nm紀錄

將呢個垂直理念付諸實行，係材料科學同精密工程嘅高超技藝。三星團隊唔單止係將兩個簡單晶體管叠埋一齊咁簡單。佢哋嘅3DSFET喺上層（P型）同下層（N型）晶體管都採用咗三層堆疊納米片通道，即係話喺同一塊晶圓上面總共有六層納米片。呢個係目前為止，喺3D堆疊FET或者互補型FET（CFET）入面，展示過最多層數嘅納米片 。納米片架構本身已經可以對電流提供更優異嘅靜電控制，再結合垂直堆疊，喺效能同功耗效益方面產出強大嘅協同效應。

要做到呢一點，工程師團隊必須解決電氣隔離呢個關鍵挑戰。垂直相鄰嘅晶體管需要完美嘅絕緣屏障先至可以獨立運作。團隊喺上下層元件之間，引入咗一層高品質嘅中間介電層。呢塊垂直絕緣體就係解鎖高密度集成嘅關鍵，消除咗本來會令設計無法運作嘅訊號干擾 。

結果就係一件完全可運作嘅元件，柵極間距只有42nm，係公開紀錄上最細嘅尺寸。三星邏輯技術開發團隊嘅專家 WookHyun Kwon 解釋，雖然之前嘅研究有報告過更細嘅尺寸，但42nm呢個數字，係喺實際製造出嚟嘅晶體管結構中，前所未有咁細嘅紀錄 。

備受肯定嘅殊榮

呢項工作嘅重要性，好快就得到嚟自學術界同業界嘅認可。VLSI研討會係全球三大半導體會議之一。由Donghoon Hwang同佢嘅同事撰寫、題為《「First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications」》嘅論文，喺評審中攞到10分滿分入面嘅8.29分，係所有投稿入面最高分嘅 。呢個卓越嘅分數令佢同時獲得「最佳論文獎」同被選為研討會嘅「技術焦點」。

AI同HPC晶片嘅未來之路

三星構想3DSFET架構會係未來高效能邏輯半導體嘅基礎技術，特別係要應對下一代人工智能（AI）同高效能運算（HPC）應用嘅極端需求，喺呢啲領域，晶體管密度係決定效能嘅關鍵槓桿 。

之不過，我哋要將呢次展示睇成係一個里程碑式嘅概念驗證（proof-of-concept），而唔係產品發佈。目前呢項工作仲係處於示範階段。三星邏輯技術開發團隊表明會繼續研究，目標係最終可以商業化，但暫時仲未公佈任何量產時間表。要將單一元件嘅展示，變成高良率、可以大規模量產嘅製程，前面仲有好大段路要行 。雖然長路漫漫，但三星已經為「納米片時代之後會係點」呢個問題，提供咗一個具體而且經過驗證嘅答案：向高空發展。