三星點樣將 HBM 由「旁邊放」變成「上面疊」？三階段直指 zHBM

三星正逐步改變 HBM 基底晶片（base die）的角色：由原本主要負責連接及控制，變成更完整的邏輯子系統，最終甚至同運算晶片合併成垂直整合的 3D 結構。整條路線圖的終點係 zHBM，但三星目前公布的「8 倍效能」等數字，屬於未來架構目標，並非已經展示的量產基準測試結果。1713

三階段路線圖，一眼睇清

階段	主要架構改變	目標好處
第一階段：客製化 HBM（cHBM）	將記憶體控制器及更精簡的晶粒對晶粒介面，搬到 HBM 邏輯基底晶片	釋放 AI 加速器面積，減少介面相關的資料搬運成本
第二階段：進階 HBM（aHBM）	在基底晶片加入遙測、記憶體擴充控制器及指定處理單元	改善記憶體管理、容量及數據附近的運算效率
第三階段：zHBM	將 DRAM／HBM 結構直接疊放在 AI 加速器上方	縮短處理器與記憶體之間的路徑，增加垂直連接密度

關鍵唔只係速度變快，而係基底晶片的工作越來越「主動」。由連接及控制層，逐步變成具備監測、擴充和部分運算能力的邏輯系統；去到 zHBM，更會成為垂直整合的運算—記憶體結構一部分。182027

第一階段：cHBM 將控制工作搬離 AI 加速器

三星以 HBM4 作為起點，採用 1c DRAM 配合 4nm 邏輯基底晶片。三星表示，HBM4 最高可達 13Gbps，每個堆疊的頻寬最高達 3,300GB/s；不過，呢啲係 HBM4 產品聲稱，唔代表之後 zHBM 概念的規格。3537

第一階段在呢個邏輯能力之上再行一步：以更精簡的晶粒對晶粒（die-to-die，D2D）介面，取代 AI 加速器上傳統而較大型的 HBM PHY，並將部分記憶體控制器功能由加速器搬到 HBM 基底晶片。1720

理論上會帶來兩個直接好處：

• 釋放更多加速器面積： 原本用於記憶體控制及介面的晶片空間，可以改為放置運算單元、快取或針對特定應用的邏輯。
• 縮短電氣訊號路徑： 將更多功能整合到基底晶片，有機會減少處理器同 HBM 之間通訊的距離及額外負荷，改善介面能源效率。13

部分報道提到，加速器面積可能收回約 5% 至 10%，效能則可能提升 10% 至 20%。但呢啲數字來自報道中的路線圖資料，唔應該當成適用於所有 AI 處理器的固定結果。1729

第二階段：aHBM 令基底晶片變成主動子系統

第二階段會利用基底晶片上釋放出來的空間，加入更多功能。三星提出在 aHBM 加入溫度、電壓等感測器及即時遙測，並配合可靠性和自我測試功能。系統可以根據實際運作狀況作更精準的調整，亦有助監察整個記憶體堆疊的健康狀態。182728

基底晶片亦可以變成記憶體擴充介面，連接額外 HBM，或者 LPDDR 等其他記憶體。對系統設計者嚟講，呢種做法提供另一條擴大可用記憶體容量的路徑，而唔使完全依賴本地 HBM 堆疊。182829

三星亦提出在基底晶片放入處理單元（processing elements，PE）。呢啲單元唔係要取代通用 GPU 或 AI 加速器，而係負責處理部分記憶體密集型工作，將運算放近數據，減少封裝內來回傳輸，並有機會提升記憶體利用率。61927

所以，aHBM 係一個過渡階段：HBM 仍然同處理器並排放置，屬於 2.5D 封裝；但基底晶片開始似一個更聰明的 I/O 及近記憶體運算子系統。

第三階段：zHBM 將記憶體直接疊到運算晶片上

zHBM 係整條路線圖最激進的一步。傳統 HBM 封裝係將 AI 加速器同 HBM 堆疊並排放喺中介層（interposer）上；三星的 zHBM 概念，則係將處理器直接放喺 DRAM 堆疊下面，形成真正的 3D 運算—記憶體結構。3732

垂直排列的目的，係縮短數據需要行走的距離，並以分佈式、更高密度的垂直連接，取代以晶片邊緣為主的大型介面。原則上，呢種設計可以帶來：

• 透過更闊的連接提升頻寬；
• 因訊號路徑縮短而降低 I/O 功耗；
• 為 AI 訓練及推理提供更有效率的數據供應；
• HBM 唔再需要圍住處理器橫向擺放，從而縮小封裝的平面佔用。13732

因此，zHBM 唔只係「快啲的 HBM」，而係重新安排記憶體同運算之間的物理關係。最終收益唔單止取決於 DRAM 速度，亦會受封裝拓撲、介面設計、供電、散熱，以及工作負載對資料搬運的敏感程度影響。

HBM5 同 zHBM 的數字，唔可以當成同一場跑分

三星目前公布及報道的目標，採用咗不同比較基準及指標，應該分開理解，而唔係當成一個可以直接對照的 benchmark：

• HBM5 對 HBM4E： 目標係效能提升 2 倍、效能每瓦提升 20%，以及熱阻降低 20%。有報道指大規模量產可能安排在 2028 年左右，但 HBM5 本身仍然係路線圖中的下一代產品，未算廣泛確立的量產標準。4101214
• zHBM 對 HBM4E： 以 Hot Chips 相關比較作基準，報道指 DRAM 功耗可降低約 70%，DRAM 頻寬超過 2.3 倍。111
• 較長遠的 zHBM 目標： 三星亦提出相對 HBM4E，最高 8 倍效能、3 倍效能每瓦，以及降低 75% 至 90% 熱阻的目標。21314

「頻寬 2.3 倍」同「效能 8 倍」表面上唔一致，並唔代表兩者必然互相矛盾。頻寬、DRAM 功耗、應用程式效能及效能每瓦，量度的係不同東西，而且可能採用不同配置。現有資料未有提供足夠方法學，讓外界獨立核對每一個數字，所以較合理的理解係：呢啲係架構目標，而唔係單一、可重現的量產測試結果。11014

zHBM 點解符合三星的 CUBE 策略？

三星將 CUBE 解作四個方向：Capacity（容量）、Utilization（利用率）、Bandwidth（頻寬）及 Efficiency（效率）。三星的論點係，AI 系統需要的不只是更快的記憶體介面，亦需要在三維空間中更聰明地放置及使用記憶體。257

三個 HBM 階段，正好對應 CUBE 的四個目標：

• 容量： 基底晶片可用作連接額外記憶體層，而垂直堆疊則可在不大幅擴大封裝平面面積的情況下增加密度。418
• 利用率： 遙測、控制邏輯及指定的近記憶體運算，可以令現有記憶體容量和頻寬更切合特定工作負載，而唔係只係一味堆高原始規格。1827
• 頻寬： 直接垂直連接有機會縮短運算與記憶體之間的物理距離，並容納更密集的 I/O。37
• 效率： 減少資料搬運及介面額外負荷，有機會降低功耗；更詳細的熱監測亦可能令系統更接近其性能上限運作。1511

換句話講，zHBM 係三星「Z 軸記憶體」方向最清晰的展示：唔再只係將 2.5D 封裝向左右擴張，而係向上發展，以提高密度及縮短通訊距離。713

三星仍然要拆解的工程難題

散熱管理

將高功耗處理器放喺 DRAM 堆疊下面，會令散熱更加棘手。運算晶片離冷卻路徑更遠，但 DRAM 本身又有相對嚴格的溫度限制。三星所聲稱的熱阻下降，係設計目標，並唔係 3D 堆疊自然會得到的結果。三星及其製造夥伴仍要證明，量產封裝可以同時兼顧效能、記憶體可靠性及冷卻要求。1419

鍵合、對位及良率

真正的 3D 結構需要大型介面之間進行極高精度的鍵合及對位。晶圓薄化、TSV 整合、翹曲控制、缺陷管理及高良率鍵合，全部會變得更加關鍵。處理器或記憶體任何一邊出現缺陷，都可能影響整個封裝的價值，因此已知良品晶片測試、修復機制，以及鍵合前後的測試能力，會變得更加重要。三星路線圖加入更完整的可靠性及自我測試功能，亦反映出封裝、測試同架構其實密不可分。2728

供電及訊號完整性

就算垂直介面非常寬，仍然需要穩定供電、精準時序、時鐘控制及雜訊管理。理論頻寬高，唔等於實際應用一定快；如果電源完整性、訊號質素或熱降頻限制持續運作，最終效能仍可能打折扣。

堆疊高度及機械限制

增加垂直結構會令封裝更厚，亦可能加劇機械應力、翹曲及冷卻路徑的複雜程度。最終設計要在容量、頻寬、堆疊高度、可製造性，以及基板和系統主機板的承受能力之間取平衡。

處理器與記憶體要一齊設計

標準 HBM 可以相對模組化地整合到系統內；但 aHBM，尤其是 zHBM，就需要加速器、基底晶片邏輯、封裝、韌體、運行環境及軟件堆疊更緊密配合。介面、控制權、資料一致性、故障處理及近記憶體運算，都要一開始就共同設計。專用化程度提高的同時，系統亦可能比傳統 HBM 方案更難互換。

商業化時間及生態系統

zHBM 目前仍然係未來概念，報道估計商業化時間可能在 2029 年之後。實際時間表及效能，取決於先進封裝成熟度、客戶採用、標準、良率及成本。8914

實際上應該點樣理解？

三星的路線圖可以視為一個「逐步將智能推近記憶體」的過程：

1. cHBM： 主要釋放 AI 加速器面積，並將介面及控制工作卸載出去。
2. aHBM： 將基底晶片變成具備監測、擴充及有限可編程能力的記憶體子系統。
3. zHBM： 直接將運算與記憶體物理融合，把處理器放到 DRAM 堆疊下面。

潛在回報相當大：更少 I/O 功耗、更有效利用加速器晶片面積、更高密度頻寬，以及更佳效能每瓦。但去到最後一步，最難的部分亦會由記憶體介面設計，轉移到散熱工程、鍵合、良率、測試及整個系統的協同設計。

目前最穩妥的結論係：zHBM 代表一個雄心勃勃的 3D AI 封裝方向，亦係三星 CUBE 及 Z 軸記憶體策略的終點藍圖；但在量產產品真正證明這些數字之前，佢仍然係一組架構目標，而唔係已經驗證的實戰成績。