唔單靠縮細電晶體：麒麟 9050 Pro 用 LogicFolding 垂直堆疊晶片

麒麟 9050 Pro 最特別之處，未必是採用更細的電晶體，而是將兩塊有源矽晶粒上下疊起來。Geekerwan 的拆解，以及 Kurnal Insights 公布的晶粒影像，顯示其中一層以運算邏輯為主，另一層則集中 SRAM 和快取。這種做法有望提高整體晶片的有效密度，亦可縮短部分訊號路徑；不過，現有資料不足以證明它採用了最先進的電晶體製程。31113

拆解資料見到甚麼？

兩塊晶粒看來尺寸相若，各約 11.13 × 10.84 毫米，面積約 120.65 平方毫米。報道指，一塊主要負責運算邏輯；另一塊則以 SRAM 和快取為主，亦載有輸入／輸出（I/O）及時鐘相關電路等功能。111315

兩層晶粒以銅對銅混合鍵合、面對面接合，報稱鍵合間距約 1.5 微米，令兩塊晶粒之間可以設置密集的垂直連接。1315

報道亦提到約 5,000 萬個垂直互連，以及約 8 萬個矽穿孔（TSV）。兩者屬不同類型的連接，不能直接相加，亦不應當成同一種互連。至於 TSV 的走線方式，不同報道的描述並不完全一致；較穩妥的理解，是將兩組數字視為分開報出的估算，而不是一張已完全核實的連線圖。13515

密度增加，不等於製程突然大躍進

拆解報道推算，負責運算的晶粒可能採用中芯國際 N+3 製程，偏重 SRAM 的晶粒則可能採用 N+2。這些是外界根據拆解資料作出的推測，並非對兩層製程的確定確認。1115

華為公布的有效電晶體密度約為 每平方毫米 2.38 億個，相比其採用的基準約 1.55 億個，增加約 54%。要留意，這個數字反映的是堆疊設計帶來的整體有效密度提升，並不代表每一塊晶粒單靠更細製程，便各自增加了同等幅度的電晶體密度。1211

功耗與跑分：數字要分清來源

華為聲稱，在性能相若的情況下，CPU 功耗降低 41%、GPU 降低 58%、NPU 降低 66%。這些是公司公布的數字，並非拆解本身量度得出的結果；產品發布時的報道亦指出，相關數據未經獨立審核。1248

跑分方面，現有報道並不支持「全面追平旗艦」這種簡單結論。據報，Bernstein 的研究發現，麒麟 9050 Pro 在部分 Geekbench 6 多核心測試中勝過 Apple A17 Pro；但在同一比較脈絡下，仍落後較新的 A20 Pro。這反映它在部分工作負載有所進步，並不代表在所有晶片或測試項目都勝出。49

麒麟 9050 Pro 據報用於較高階的 Mate 90 型號，意味 LogicFolding 已經成為商用設計，而不只是紙上方案。6

在出口管制下，能做到甚麼、又有甚麼限制？

垂直堆疊為華為提供另一條提高有效密度的路，不必完全依賴傳統的製程微縮。將運算和記憶體功能分開，亦可能讓設計不同部分採用不同製程，並縮短部分資料傳輸路徑。711

代價是整合難度增加：兩塊有源晶粒都要製造，再以細間距準確接合。現有報道未能確定量產良率、成本或散熱表現，這些實際問題仍有待觀察。而且，堆疊並不能令較舊製程製成的電晶體，變得等同以領先製程製造的電晶體。

放在美國出口管制的背景下，LogicFolding 較適合理解為應對部分製程微縮限制的一種方法，而非製程節點已追平，亦不能單憑這項設計便證明供應鏈完全自主。相關報道指出，這款晶片的供應鏈仍未公開。19