深入麒麟 9030 Pro：STEEL 實驗室拆解揭示中國最先進晶片嘅底牌

更誇張係局部金屬間距。SMIC N+3 做到 最小金屬間距（M0）只有 32.5 nm——比起 Intel 用 18A 製程出貨嘅 Panther Lake 處理器嗰個 36 nm 金屬間距，足足緊湊咗約 10% 。SemiAnalysis 好小心咁強調，呢個係精心挑選出嚟嘅指標，並唔代表成個製程真係追平咗對手 。

要留意，呢一切完全冇用到 EUV（極紫外光）光刻機，係全靠極進取嘅深紫外光（DUV）多重圖案化技術同設計-技術協同優化（DTCO）砌出嚟 。結果係工程學上一次實打實嘅突破，但 SemiAnalysis 再三提醒背後嘅代價：製程極之複雜、良率偏低，而且成本高昂，令到 N+3 喺成熟度同成本上跟本冇得同台積電 N6 比 。

報告入面一直將 N+3 定性為 SMIC 嘅 第三代 7nm 級別製程，而唔係真正嘅 5nm 製程 。TechInsights 喺 2025 年 12 月嗰份早過 STEEL 出嘅拆解報告，結論亦差唔多，話 N+3 密度大約係 6nm 級別，低過台積電同三星真正嘅 5nm 製程 。

性能：落後現時旗艦大約三年

SemiAnalysis 綜合跑分數據之後，將麒麟 9030 Pro 定位為大概落後而家啲旗艦 SoC 三年左右——不過喺好多測試項目入面，差距睇落仲要大得多 。

CPU

• 粒 Taishan v124 大核，主頻 2.75 GHz，每時鐘週期指令數（IPC）同 Arm 喺 2021 年出嘅 Cortex-X2 差唔多水平 。
• Apple 喺 2020 年出嗰粒 M1 Firestorm 核心，IPC 仍然領先佢 35%。最新嘅 Apple M5 P 核心，IPC 高出 60%，絕對性能更加係麒麟大核嘅 2.7 倍 。
• 麒麟 9030 Pro 喺 Geekbench 6 嘅分數大約係 單核 1,131 / 多核 4,277 。對比而家嘅 Snapdragon 8 Elite Gen 5，單核落後超過 300%，多核落後約 245%；對比 Apple A19 Pro，單核更加落後超過 346% 。

GPU

• 自家研發嘅 Maleoon 935 GPU，性能大約追到 2022 年旗艦水平，喺 3DMark Wild Life Extreme 測試入面輕輕超過 Snapdragon 8+ Gen 1 。
• 對住而家嘅 Snapdragon 8 Elite Gen 5，差距擴大到 2.4 倍至 2.6 倍 。

能源效率
效率差距比起純性能差距更大。SemiAnalysis 舉咗個好震撼嘅對比：Apple 嘅低功耗效率核心，用緊大約 1W 功耗就做到比華為大核（用緊 4.5W）高出 20% 嘅整數性能 。SemiAnalysis 分析，個根源唔係設計能力問題——華為嘅核心設計水平其實追近咗行業一線嘅上一代——而係製造工藝嘅缺陷。Apple 同 Qualcomm 用緊台積電 N4、N3P 呢啲先進製程，令佢哋喺電壓-頻率曲線上有根本性優勢，呢啲嘢 SMIC 單靠 DUV 多重圖案化嘅 N+3 根本做唔到 。

LogicFolding：華為繞過制裁嘅對策

SemiAnalysis 將華為嘅 LogicFolding（邏輯摺疊） 計劃，定位為被斷絕 EUV 光刻機供應之後嘅直接戰略回應——即係由傳統嘅電晶體微縮，轉向以 3D 堆疊做主要縮放手段 。華為喺 2026 年 5 月 25 日上海舉行嘅 IEEE ISCAS 2026 會議上，由海思總裁何庭波公開詳細講解咗呢套架構 。

Tau (τ) 縮放定律
何庭波提出咗 Tau 縮放定律，作為摩爾定律嘅替代框架。核心唔再係幾何級嘅電晶體縮細，而係透過垂直整合同更緊密嘅晶粒互連，集中縮減訊號傳輸時間 。

LogicFolding 架構
LogicFolding 將數碼、模擬同記憶體電路垂直堆疊成多層「活性層」，用先進嘅混合鍵合技術縮短跨晶粒嘅關鍵路徑 。華為聲稱，喺固定製程節點上，呢個做法可以令晶體管密度提升 55%，能源效率提升 41% 。公司仲話，過去六年已經用呢啲原則設計同量產咗 381 款晶片 。

路線圖目標係 2031 年實現 1.4nm 級別量產——而且全程唔使用 EUV 。即將喺 2026 年秋季推出嘅 Kirin 2026 SoC，預計晶體管密度會達到約 238 MTr/mm²，追平 Intel 18A 嘅密度，大核頻率會上到 3.1 GHz 。之後逐年迭代嘅頻率目標係：3.39 GHz（2027年）、3.71 GHz（2028年）同 3.97 GHz（2029年）。SemiAnalysis 亦有提及，華為喺 2026 年呢代晶片嘅混合鍵合間距已經做到 1.5 µm，下年會再縮到 1 µm，令到互連密度比起競爭對手高 16 到 36 倍 。

值得留意嘅隱憂
SemiAnalysis 指出，華為自己嘅技術論文暗示，用喺 Ascend AI 加速器系列嘅密集 3D LogicFolding，可能要推遲到 2030 年左右先實現，近期嘅 Ascend 晶片仍然會沿用 2.5D 封裝同小晶片（Chiplet）設計 。呢個情況造成咗一條分裂嘅時間線：消費者級嘅 Kirin SoC 會率先試用 LogicFolding 架構，而高階 AI 晶片就要滯後好幾年 。拆解報告同時提醒，雖然 N+3 嘅個別指標好亮眼，但根本性嘅製程差距依然好大，令到 LogicFolding 成為一個必要、但尚未被證實可行嘅長期賭博 。