三星想解決 AI 行業嘅「記憶體樽頸」，方向唔只係整更快嘅記憶體，而係將記憶體同邏輯晶片由傳統平面封裝，推向三維整合。

三星喺 2026 年 9 月 1 日、台北舉行嘅 SEMICON Taiwan 2026 Memory Executive Summit 上，公布名為 CUBE 嘅下一代記憶體策略。CUBE 代表 Capacity（容量）、Utilization（利用率）、Bandwidth（頻寬）同 Efficiency（效率）。 24

不過要留意，今次公布主要係開發方向、技術概念同目標數字，並唔係一套已經確定可以出貨嘅完整規格。

CUBE 四個重點，究竟想解決咩問題？

容量：向上加，而唔係向四周擴張

三星嘅構想係喺唔增加印刷電路板（PCB）面積嘅情況下，透過垂直堆疊提高記憶體容量。對 AI 系統嚟講，處理器需要更大嘅記憶體池，但電路板面積、封裝尺寸同供電能力都有實際上限。 249

簡單講，三星唔想再主要靠「攤大塊板」去放更多記憶體，而係希望善用 Z 軸，向上建立更高密度嘅結構。

利用率：唔係淨係堆更多層

CUBE 嘅 Utilization 唔等於單純增加記憶體晶粒層數。三星亦強調，要重新優化邏輯晶片同記憶體之間嘅位置及配合，減少資料行走冤枉路，亦避免處理器因為等資料而浪費時間。 449

換句話講，3D 記憶體唔係「疊得越高就一定越好」，每一層點樣分工同互相連接，同樣關鍵。

頻寬：用垂直連接取代較長嘅水平路徑

現時 HBM 一般放喺 AI 加速器旁邊，透過先進封裝或中介層連接。CUBE 就希望縮短處理邏輯同記憶體之間嘅距離，令資料可以更快往返。

喺 zHBM 概念入面，三星會以高密度垂直連接取代傳統並排布局，目標係提升頻寬，同時減少資料傳輸所需嘅能量。 812

效率：降低搬資料嘅電力同散熱代價

AI 加速器越快，搬運資料所消耗嘅電力就越高，封裝內產生嘅熱量亦越難處理。因此，三星將頻寬、功耗同熱阻視為互相牽連嘅設計問題，而唔係三個各自獨立嘅規格。 551

HBM5：目標好進取，但關鍵規格仍未公開

三星現正開發 HBM5，定位係 HBM4E 之後嘅下一代 HBM。公司列出嘅目標包括：

• 效能為 HBM4E 的 2 倍
• 每瓦效能提升 20%
• 熱阻降低 20% 126

相關報道亦提到，HBM5 計劃採用 1c 級 DRAM 製程、三星自家 2nm base die，以及有助於將熱力帶走嘅 Heat Path Block。 37

但以上係開發目標，唔應該當成已經由實物測試證實嘅出貨表現。三星暫時未公布 HBM5 嘅絕對頻寬、最終容量、堆疊層數，亦未清楚定義「效能 2 倍」到底係指咩。

佢可以係每條訊號線速度、每個堆疊嘅吞吐量、介面效能，甚至係更廣義嘅系統能力；現有公開資料未足以判斷。 7

所以，單憑「2 倍效能」呢句話，唔可以可靠地換算成 HBM5 會有幾多 TB/s。要同任何 HBM4E 示範數字比較，至少要有相同嘅效能定義、相同堆疊配置同相若測試條件。即使市場曾經提到 HBM4E 有 12 層、48GB、每條訊號線最高 16Gbps，以及每堆疊約 3.6TB/s 嘅示範，亦唔代表 HBM5 最終一定會達到某個特定數字。

zHBM：將記憶體直接放上 AI 加速器

CUBE 藍圖入面，最激進嘅部分係 zHBM。

傳統 HBM 係放喺 AI 加速器旁邊，通常透過先進封裝或中介層連接；zHBM 就計劃將記憶體直接放喺 CPU、GPU 或其他 AI 加速器上面，形成垂直嘅「記憶體加邏輯」結構。 81217

三星提出嘅方案會使用晶圓級整合同 混合銅鍵合（hybrid copper bonding）。呢種直接銅對銅連接，可以比傳統安排做到更短、更密集嘅訊號路徑，理論上有助提升頻寬，同時降低搬運資料嘅能源消耗。 17

三星公開嘅其中一個目標係：採用 zHBM 嘅下一代介面系統，效能最高可達參考 HBM 設計嘅 8 倍，每瓦效能最高提升至 3 倍，並大幅降低熱阻。 1618

點解有報道寫 4 倍，有報道寫 8 倍？

zHBM 嘅倍數講法未必可以直接互相比較。三星較清晰嘅公開說法係：包含 zHBM 嘅下一代介面系統，效能約為 HBM5 的 8 倍。 1822

但亦有報道將 zHBM 同 HBM4E 比較，或者寫成 4 至 8 倍範圍。 11352

差異可能來自幾個原因：

• 比較基準唔同，可能係 HBM4E 或 HBM5；
• 「效能」定義唔同，可能係介面效能，而唔係完整記憶體堆疊嘅實際表現；
• 有啲報道將早期概念展示，同後來 CUBE 簡報入面嘅數字混為一談。

由於三星未公開足夠嘅絕對頻寬及測試條件，現階段最穩妥嘅結論係：zHBM 係一個將記憶體同處理器距離大幅縮短、並提高連接密度嘅架構提案；但唔應該當成已經證實嘅出貨系統 4 倍或 8 倍性能提升。

zHBM 幾時量產？目前仍然未有實錘

三星目前係以概念架構同開發方向展示 zHBM，提供嘅資料未有確認一個正式量產時間表。市場流傳嘅具體商用年份，應該視為業界預期，而唔係三星已確認嘅承諾。 1323

原因係 zHBM 唔只係將晶片「疊埋一齊」咁簡單。混合銅鍵合、晶圓對準、散熱、測試同封裝可靠性，全部都可能影響最終能否大規模生產。

zNAND-O：另一條路，針對裝置端 AI

zNAND-O 同伺服器用 HBM 係兩回事。佢係一款以 NAND 為基礎、採用垂直整合方向嘅方案，主要針對裝置端 AI 及其他需要高儲存密度、但又想要比傳統 NAND 更快存取嘅應用。 4613

相關報道形容，zNAND-O 嘅目標係做到遠高於 DRAM 嘅位元密度，同時相對一般 NAND 提供更高讀取頻寬及更佳功耗效率。部分報道提到客戶取樣可能喺 2028 年開始，但現有報道對時間表嘅描述並不完全一致，因此應該當成暫定計劃，而唔係保證嘅上市日期。 131416

三星 DRAM 市佔第一，唔代表 HBM 已經全面領先

三星公布 CUBE 時，整體 DRAM 市場地位仍然相當強。Counterpoint Research 數據顯示，三星喺 2026 年第二季佔全球 DRAM 收入 39%，領先 SK hynix 嘅 26% 同 Micron 嘅 25%。 33

但呢個數字唔可以直接等同於三星喺每一代 HBM 或 3D 記憶體封裝都領先。整體 DRAM 收入仲包括傳統伺服器、PC、手機等市場，未能單獨證明三星已經喺 HBM5、zHBM 或混合銅鍵合記憶體取得優勢。

真正嘅競爭焦點，唔係邊間公司而家賣最多 DRAM，而係邊間公司可以將概念變成可靠、可大量生產，而且客戶可以順利整合入 AI 系統嘅封裝產品。

最終成敗，會由四個工程問題決定

1. 散熱管理

將記憶體直接放喺高功耗處理器上面，可以縮短電氣連接距離，但亦可能令記憶體處於更難處理嘅熱環境。真正需要睇嘅唔係單一熱阻數字，而係長時間工作溫度、上下層溫差、熱點控制、冷卻系統兼容性，以及 AI 工作負載下嘅可靠性。

2. 混合銅鍵合良率

zHBM 需要晶圓做到極高精度對準，亦要有非常乾淨、平整嘅鍵合表面。當鍵合面積同連接數量增加，任何缺陷嘅影響都會更加嚴重。

製造商需要有效嘅已知良品晶粒篩選、嚴格製程控制，以及處理局部缺陷或部分失效組件嘅方法。

3. 測試同長期可靠性

晶片完成鍵合之後，仍然要進行完整測試，並找出可能延遲出現嘅互連缺陷。同時，製造商亦要控制翹曲、機械應力、電遷移，以及長期熱循環造成嘅影響。

呢啲要求會直接影響良率、成本同產品壽命。

4. 堆疊高度同整體封裝整合

增加層數可以提升容量，但亦會令散熱、供電、機械可靠性同封裝厚度更加難處理。最理想嘅設計，可能要視乎 AI 加速器功耗、所需容量、客戶封裝方式、冷卻系統，以及整個供應鏈嘅配合。

總結：CUBE 最大賣點唔係倍數，而係能否量產

CUBE 反映三星想以「垂直整合」去應對 AI 記憶體瓶頸，而唔係只靠提升 DRAM 速度。

較近期嘅產品方向係 HBM5，目標包括較 HBM4E 有 2 倍效能、每瓦效能提升 20%，以及熱阻降低 20%。更長遠嘅 zHBM，則係將 HBM 直接疊喺 AI 加速器上方，透過混合銅鍵合縮短資料傳輸路徑。

但目前最大嘅數字仍然係目標，而且定義並不完整。三星最後能否喺 AI 記憶體市場突圍，關鍵唔係簡報上寫到 2 倍定 8 倍，而係能否真真正正做到可控散熱、高鍵合良率、全面測試、長期可靠性，以及同客戶 AI 封裝平台順利整合。

三星想解決 AI 行業嘅「記憶體樽頸」，方向唔只係整更快嘅記憶體，而係將記憶體同邏輯晶片由傳統平面封裝，推向三維整合。

三星喺 2026 年 9 月 1 日、台北舉行嘅 SEMICON Taiwan 2026 Memory Executive Summit 上，公布名為 CUBE 嘅下一代記憶體策略。CUBE 代表 Capacity（容量）、Utilization（利用率）、Bandwidth（頻寬）同 Efficiency（效率）。 24

不過要留意，今次公布主要係開發方向、技術概念同目標數字，並唔係一套已經確定可以出貨嘅完整規格。

CUBE 四個重點，究竟想解決咩問題？

容量：向上加，而唔係向四周擴張

三星嘅構想係喺唔增加印刷電路板（PCB）面積嘅情況下，透過垂直堆疊提高記憶體容量。對 AI 系統嚟講，處理器需要更大嘅記憶體池，但電路板面積、封裝尺寸同供電能力都有實際上限。 249

簡單講，三星唔想再主要靠「攤大塊板」去放更多記憶體，而係希望善用 Z 軸，向上建立更高密度嘅結構。

利用率：唔係淨係堆更多層

CUBE 嘅 Utilization 唔等於單純增加記憶體晶粒層數。三星亦強調，要重新優化邏輯晶片同記憶體之間嘅位置及配合，減少資料行走冤枉路，亦避免處理器因為等資料而浪費時間。 449

換句話講，3D 記憶體唔係「疊得越高就一定越好」，每一層點樣分工同互相連接，同樣關鍵。

頻寬：用垂直連接取代較長嘅水平路徑

現時 HBM 一般放喺 AI 加速器旁邊，透過先進封裝或中介層連接。CUBE 就希望縮短處理邏輯同記憶體之間嘅距離，令資料可以更快往返。

喺 zHBM 概念入面，三星會以高密度垂直連接取代傳統並排布局，目標係提升頻寬，同時減少資料傳輸所需嘅能量。 812

效率：降低搬資料嘅電力同散熱代價

AI 加速器越快，搬運資料所消耗嘅電力就越高，封裝內產生嘅熱量亦越難處理。因此，三星將頻寬、功耗同熱阻視為互相牽連嘅設計問題，而唔係三個各自獨立嘅規格。 551

HBM5：目標好進取，但關鍵規格仍未公開

三星現正開發 HBM5，定位係 HBM4E 之後嘅下一代 HBM。公司列出嘅目標包括：

• 效能為 HBM4E 的 2 倍
• 每瓦效能提升 20%
• 熱阻降低 20% 126

相關報道亦提到，HBM5 計劃採用 1c 級 DRAM 製程、三星自家 2nm base die，以及有助於將熱力帶走嘅 Heat Path Block。 37

但以上係開發目標，唔應該當成已經由實物測試證實嘅出貨表現。三星暫時未公布 HBM5 嘅絕對頻寬、最終容量、堆疊層數，亦未清楚定義「效能 2 倍」到底係指咩。

佢可以係每條訊號線速度、每個堆疊嘅吞吐量、介面效能，甚至係更廣義嘅系統能力；現有公開資料未足以判斷。 7

所以，單憑「2 倍效能」呢句話，唔可以可靠地換算成 HBM5 會有幾多 TB/s。要同任何 HBM4E 示範數字比較，至少要有相同嘅效能定義、相同堆疊配置同相若測試條件。即使市場曾經提到 HBM4E 有 12 層、48GB、每條訊號線最高 16Gbps，以及每堆疊約 3.6TB/s 嘅示範，亦唔代表 HBM5 最終一定會達到某個特定數字。

zHBM：將記憶體直接放上 AI 加速器

CUBE 藍圖入面，最激進嘅部分係 zHBM。

傳統 HBM 係放喺 AI 加速器旁邊，通常透過先進封裝或中介層連接；zHBM 就計劃將記憶體直接放喺 CPU、GPU 或其他 AI 加速器上面，形成垂直嘅「記憶體加邏輯」結構。 81217

三星提出嘅方案會使用晶圓級整合同 混合銅鍵合（hybrid copper bonding）。呢種直接銅對銅連接，可以比傳統安排做到更短、更密集嘅訊號路徑，理論上有助提升頻寬，同時降低搬運資料嘅能源消耗。 17

三星公開嘅其中一個目標係：採用 zHBM 嘅下一代介面系統，效能最高可達參考 HBM 設計嘅 8 倍，每瓦效能最高提升至 3 倍，並大幅降低熱阻。 1618

點解有報道寫 4 倍，有報道寫 8 倍？

zHBM 嘅倍數講法未必可以直接互相比較。三星較清晰嘅公開說法係：包含 zHBM 嘅下一代介面系統，效能約為 HBM5 的 8 倍。 1822

但亦有報道將 zHBM 同 HBM4E 比較，或者寫成 4 至 8 倍範圍。 11352

差異可能來自幾個原因：

• 比較基準唔同，可能係 HBM4E 或 HBM5；
• 「效能」定義唔同，可能係介面效能，而唔係完整記憶體堆疊嘅實際表現；
• 有啲報道將早期概念展示，同後來 CUBE 簡報入面嘅數字混為一談。

由於三星未公開足夠嘅絕對頻寬及測試條件，現階段最穩妥嘅結論係：zHBM 係一個將記憶體同處理器距離大幅縮短、並提高連接密度嘅架構提案；但唔應該當成已經證實嘅出貨系統 4 倍或 8 倍性能提升。

zHBM 幾時量產？目前仍然未有實錘

三星目前係以概念架構同開發方向展示 zHBM，提供嘅資料未有確認一個正式量產時間表。市場流傳嘅具體商用年份，應該視為業界預期，而唔係三星已確認嘅承諾。 1323

原因係 zHBM 唔只係將晶片「疊埋一齊」咁簡單。混合銅鍵合、晶圓對準、散熱、測試同封裝可靠性，全部都可能影響最終能否大規模生產。

zNAND-O：另一條路，針對裝置端 AI

zNAND-O 同伺服器用 HBM 係兩回事。佢係一款以 NAND 為基礎、採用垂直整合方向嘅方案，主要針對裝置端 AI 及其他需要高儲存密度、但又想要比傳統 NAND 更快存取嘅應用。 4613

相關報道形容，zNAND-O 嘅目標係做到遠高於 DRAM 嘅位元密度，同時相對一般 NAND 提供更高讀取頻寬及更佳功耗效率。部分報道提到客戶取樣可能喺 2028 年開始，但現有報道對時間表嘅描述並不完全一致，因此應該當成暫定計劃，而唔係保證嘅上市日期。 131416

三星 DRAM 市佔第一，唔代表 HBM 已經全面領先

三星公布 CUBE 時，整體 DRAM 市場地位仍然相當強。Counterpoint Research 數據顯示，三星喺 2026 年第二季佔全球 DRAM 收入 39%，領先 SK hynix 嘅 26% 同 Micron 嘅 25%。 33

但呢個數字唔可以直接等同於三星喺每一代 HBM 或 3D 記憶體封裝都領先。整體 DRAM 收入仲包括傳統伺服器、PC、手機等市場，未能單獨證明三星已經喺 HBM5、zHBM 或混合銅鍵合記憶體取得優勢。

真正嘅競爭焦點，唔係邊間公司而家賣最多 DRAM，而係邊間公司可以將概念變成可靠、可大量生產，而且客戶可以順利整合入 AI 系統嘅封裝產品。

最終成敗，會由四個工程問題決定

1. 散熱管理

將記憶體直接放喺高功耗處理器上面，可以縮短電氣連接距離，但亦可能令記憶體處於更難處理嘅熱環境。真正需要睇嘅唔係單一熱阻數字，而係長時間工作溫度、上下層溫差、熱點控制、冷卻系統兼容性，以及 AI 工作負載下嘅可靠性。

2. 混合銅鍵合良率

zHBM 需要晶圓做到極高精度對準，亦要有非常乾淨、平整嘅鍵合表面。當鍵合面積同連接數量增加，任何缺陷嘅影響都會更加嚴重。

製造商需要有效嘅已知良品晶粒篩選、嚴格製程控制，以及處理局部缺陷或部分失效組件嘅方法。

3. 測試同長期可靠性

晶片完成鍵合之後，仍然要進行完整測試，並找出可能延遲出現嘅互連缺陷。同時，製造商亦要控制翹曲、機械應力、電遷移，以及長期熱循環造成嘅影響。

呢啲要求會直接影響良率、成本同產品壽命。

4. 堆疊高度同整體封裝整合

增加層數可以提升容量，但亦會令散熱、供電、機械可靠性同封裝厚度更加難處理。最理想嘅設計，可能要視乎 AI 加速器功耗、所需容量、客戶封裝方式、冷卻系統，以及整個供應鏈嘅配合。

總結：CUBE 最大賣點唔係倍數，而係能否量產

CUBE 反映三星想以「垂直整合」去應對 AI 記憶體瓶頸，而唔係只靠提升 DRAM 速度。

較近期嘅產品方向係 HBM5，目標包括較 HBM4E 有 2 倍效能、每瓦效能提升 20%，以及熱阻降低 20%。更長遠嘅 zHBM，則係將 HBM 直接疊喺 AI 加速器上方，透過混合銅鍵合縮短資料傳輸路徑。

但目前最大嘅數字仍然係目標，而且定義並不完整。三星最後能否喺 AI 記憶體市場突圍，關鍵唔係簡報上寫到 2 倍定 8 倍，而係能否真真正正做到可控散熱、高鍵合良率、全面測試、長期可靠性，以及同客戶 AI 封裝平台順利整合。