華為在上海舉行的 **2026 IEEE 電路與系統國際研討會（ISCAS）**上，發表其稱為 Tau（τ）縮放定律的新方案。華為半導體業務總裁何庭波在題為〈New Semiconductor Path in Practice〉的主題演講中表示，未來晶片進步不應再主要依賴電晶體的物理尺寸不斷縮小，而是要減少訊號及工作負載在電子系統內傳遞和完成所需的時間。23

簡單講，華為想將業界衡量晶片進步的焦點，由「電晶體可以做到幾細」轉向「資料可以行得幾快」。不過，Tau 縮放定律較適合理解為一套設計框架，而不是新的製程技術。華為將它與 LogicFolding、軟件與硬件協同優化，以及系統互連技術連結起來，目標是在傳統幾何縮放愈來愈難維持之際，繼續提升效能、能源效率及實際可用的電晶體密度。12

Tau 縮放定律改變了甚麼？

傳統幾何縮放主要以縮小電晶體尺寸及增加電晶體密度，作為半導體進步的指標。華為提出的 τ 縮放，則將訊號傳播延遲及整體執行時間放到更核心的位置。公司認為，就算電晶體縮小的速度放慢，只要能在整個技術堆疊中減少延遲，系統仍然可以取得性能提升。235

這不代表電晶體尺寸從此不重要。更準確的說法是，華為希望以更闊的角度看待晶片縮放：一併優化電阻、電容、布線、架構及資料搬運，因為這些因素都會影響系統完成實際工作所需的時間。

華為所描述的四層協同設計

1. 元件層面：降低電阻及寄生電容

在元件及互連層面，方案着眼於降低電阻及寄生電容。這些電氣特性會造成訊號延遲及額外能源消耗，因此改善它們，有助縮短電晶體及其連接線路的時間常數。2

2. 電路層面：縮短關鍵路徑

在電路層面，華為提出縮短關鍵路徑上的布線距離，並減少電阻性及電容性負載。目標是令訊號更快通過邏輯電路，同時降低每次運算所需的能量。華為將 LogicFolding 視為支援這一層策略的其中一項技術。25

3. 晶片層面：軟件、架構與硅片一齊設計

Tau 方案並非只處理個別電路。到了晶片層面，華為主張應按照實際工作負載，將軟件、處理器架構及硅片一併設計。換句話說，設計者要優化指令流、資料流及平行執行，而不是只將電晶體數量視為衡量能力的唯一標準。2

4. 系統層面：將晶片之間的溝通納入「縮放」

在系統層面，華為將 τ 縮放與 UnifiedBus 互連技術，以及「cluster + SuperPoD」架構連繫起來。華為表示，UnifiedBus 旨在支援大型 AI 訓練及推理系統，透過高頻寬、低延遲及統一記憶體定址連接處理器，令整套基礎設施更像一部單一的邏輯電腦。17

這些是架構目標及華為的企業說法，並不代表已成為獲業界獨立確認的標準。它與 Tau 縮放的關係在於：晶片與伺服器之間如何溝通，也會直接影響整體效能。即使單一電晶體沒有大幅縮小，只要減少互連延遲，整個系統的有效運算速度仍可能提升。

華為公布了哪些量產及產品計劃？

華為表示，Tau 縮放已應用於智能手機及 AI 運算產品，並稱過去六年已根據這套方案設計及量產 381 款晶片。這個數字來自華為自行公布的資料。2

公司亦表示，計劃於 2026 年秋季推出的麒麟（Kirin）手機晶片，將會是首批全面採用 LogicFolding 架構的產品。257

至於較長遠的目標，華為預計到 2031 年，按這套框架設計的高端晶片，電晶體密度可達相當於 14 Å，即 1.4nm 製程的水平。251231

但要留意，「相當於 1.4nm」是密度等效目標，並不等於華為已經製造出獲獨立驗證的 1.4nm 生產製程。251231

Tau 縮放定律是否取代摩爾定律？

目前仍未可以這樣說。

華為將 τ 縮放定位為傳統幾何縮放的後續方案或替代指導原則，原因是電晶體持續縮小正面對更大的物理及成本限制。不過，將方案稱為「定律」，並不代表它已成為獲業界普遍接受的物理定律；現有報道亦未能獨立證實華為所預測的全部效能、能源效率或密度提升。

降低電阻、電容、布線延遲、資料搬運成本及系統通信開銷，本身都是半導體工程中熟悉的優化方向。華為較具特色的主張，是要將這些方法由元件、電路、晶片一路協調至完整運算系統，並將它們視為業界未來主要的縮放框架。1219

點解今次公布值得留意？

這套方案反映出先進運算的一個大方向：當最尖端製程的提升速度放慢，效能愈來愈取決於架構、封裝、記憶體資料搬運、互連技術，以及針對特定工作負載而設計的軟件。

所以，Tau 縮放未必是在宣稱「幾何尺寸已經不重要」，而是在提出另一個衡量角度：完成一次運算要用幾多時間，應該與電晶體尺寸同樣重要。

何庭波亦呼籲科學家、工程師及業界夥伴保持開放和合作，認為半導體發展並非單一公司可以獨力解決的問題。2

真正的考驗，將會是稍後推出的麒麟手機晶片及 AI 產品，能否展示 LogicFolding 及更廣泛 τ 縮放方案帶來可量度的實際提升。在相關結果獲獨立評估之前，華為今次公布應被視為一份進取的半導體發展路線圖，而不是摩爾定律已經被取代的證明。

華為在上海舉行的 **2026 IEEE 電路與系統國際研討會（ISCAS）**上，發表其稱為 Tau（τ）縮放定律的新方案。華為半導體業務總裁何庭波在題為〈New Semiconductor Path in Practice〉的主題演講中表示，未來晶片進步不應再主要依賴電晶體的物理尺寸不斷縮小，而是要減少訊號及工作負載在電子系統內傳遞和完成所需的時間。23

簡單講，華為想將業界衡量晶片進步的焦點，由「電晶體可以做到幾細」轉向「資料可以行得幾快」。不過，Tau 縮放定律較適合理解為一套設計框架，而不是新的製程技術。華為將它與 LogicFolding、軟件與硬件協同優化，以及系統互連技術連結起來，目標是在傳統幾何縮放愈來愈難維持之際，繼續提升效能、能源效率及實際可用的電晶體密度。12

Tau 縮放定律改變了甚麼？

傳統幾何縮放主要以縮小電晶體尺寸及增加電晶體密度，作為半導體進步的指標。華為提出的 τ 縮放，則將訊號傳播延遲及整體執行時間放到更核心的位置。公司認為，就算電晶體縮小的速度放慢，只要能在整個技術堆疊中減少延遲，系統仍然可以取得性能提升。235

這不代表電晶體尺寸從此不重要。更準確的說法是，華為希望以更闊的角度看待晶片縮放：一併優化電阻、電容、布線、架構及資料搬運，因為這些因素都會影響系統完成實際工作所需的時間。

華為所描述的四層協同設計

1. 元件層面：降低電阻及寄生電容

在元件及互連層面，方案着眼於降低電阻及寄生電容。這些電氣特性會造成訊號延遲及額外能源消耗，因此改善它們，有助縮短電晶體及其連接線路的時間常數。2

2. 電路層面：縮短關鍵路徑

在電路層面，華為提出縮短關鍵路徑上的布線距離，並減少電阻性及電容性負載。目標是令訊號更快通過邏輯電路，同時降低每次運算所需的能量。華為將 LogicFolding 視為支援這一層策略的其中一項技術。25

3. 晶片層面：軟件、架構與硅片一齊設計

Tau 方案並非只處理個別電路。到了晶片層面，華為主張應按照實際工作負載，將軟件、處理器架構及硅片一併設計。換句話說，設計者要優化指令流、資料流及平行執行，而不是只將電晶體數量視為衡量能力的唯一標準。2

4. 系統層面：將晶片之間的溝通納入「縮放」

在系統層面，華為將 τ 縮放與 UnifiedBus 互連技術，以及「cluster + SuperPoD」架構連繫起來。華為表示，UnifiedBus 旨在支援大型 AI 訓練及推理系統，透過高頻寬、低延遲及統一記憶體定址連接處理器，令整套基礎設施更像一部單一的邏輯電腦。17

這些是架構目標及華為的企業說法，並不代表已成為獲業界獨立確認的標準。它與 Tau 縮放的關係在於：晶片與伺服器之間如何溝通，也會直接影響整體效能。即使單一電晶體沒有大幅縮小，只要減少互連延遲，整個系統的有效運算速度仍可能提升。

華為公布了哪些量產及產品計劃？

華為表示，Tau 縮放已應用於智能手機及 AI 運算產品，並稱過去六年已根據這套方案設計及量產 381 款晶片。這個數字來自華為自行公布的資料。2

公司亦表示，計劃於 2026 年秋季推出的麒麟（Kirin）手機晶片，將會是首批全面採用 LogicFolding 架構的產品。257

至於較長遠的目標，華為預計到 2031 年，按這套框架設計的高端晶片，電晶體密度可達相當於 14 Å，即 1.4nm 製程的水平。251231

但要留意，「相當於 1.4nm」是密度等效目標，並不等於華為已經製造出獲獨立驗證的 1.4nm 生產製程。251231

Tau 縮放定律是否取代摩爾定律？

目前仍未可以這樣說。

華為將 τ 縮放定位為傳統幾何縮放的後續方案或替代指導原則，原因是電晶體持續縮小正面對更大的物理及成本限制。不過，將方案稱為「定律」，並不代表它已成為獲業界普遍接受的物理定律；現有報道亦未能獨立證實華為所預測的全部效能、能源效率或密度提升。

降低電阻、電容、布線延遲、資料搬運成本及系統通信開銷，本身都是半導體工程中熟悉的優化方向。華為較具特色的主張，是要將這些方法由元件、電路、晶片一路協調至完整運算系統，並將它們視為業界未來主要的縮放框架。1219

點解今次公布值得留意？

這套方案反映出先進運算的一個大方向：當最尖端製程的提升速度放慢，效能愈來愈取決於架構、封裝、記憶體資料搬運、互連技術，以及針對特定工作負載而設計的軟件。

所以，Tau 縮放未必是在宣稱「幾何尺寸已經不重要」，而是在提出另一個衡量角度：完成一次運算要用幾多時間，應該與電晶體尺寸同樣重要。

何庭波亦呼籲科學家、工程師及業界夥伴保持開放和合作，認為半導體發展並非單一公司可以獨力解決的問題。2

真正的考驗，將會是稍後推出的麒麟手機晶片及 AI 產品，能否展示 LogicFolding 及更廣泛 τ 縮放方案帶來可量度的實際提升。在相關結果獲獨立評估之前，華為今次公布應被視為一份進取的半導體發展路線圖，而不是摩爾定律已經被取代的證明。