Tau Scaling Law論文公布嘅量產數據

華為透露，過去六年佢哋已經設計同量產咗381款基於Tau Scaling Law嘅晶片，應用範圍包括智能手機、AI加速器、汽車電子同基建產品 。Kirin 2026嘅關鍵數字如下：

• 電晶體密度： 每平方毫米238百萬粒電晶體（MTr/mm²），比上一代喺相同製程下嘅155 MTr/mm²高出53.5-55% 。
• 能源效率提升： 效能核心（P-core）嘅能源效率改善咗40-41% 。
• 最高時脈頻率： 大約3.1 GHz（效能核心） 。
• 路線圖目標： 到2031年，華為預期基於Tau Scaling Law嘅高階晶片可以達到相當於1.4nm（14 Å）製程嘅電晶體密度 。

LogicFolding點樣改善訊號傳輸？

LogicFolding係一種3D晶片架構，將原本平面鋪設嘅邏輯電路「摺疊」成兩個或以上垂直堆疊嘅主動層 。主要靠兩個互相關聯嘅創新：

• 縮短關鍵路徑接線： 將關鍵邏輯路徑分配到疊層上，大幅縮短訊號嘅物理傳輸距離，減低電阻-電容延遲（RC delay），呢個係訊號傳播時間嘅主要組成部分 。
• 超幼細嘅1.5 µm混合鍵合間距： 華為Kirin 2026採用咗1.5 µm鍵合間距嘅3D堆疊架構，靠先進嘅wafer-to-wafer混合鍵合技術 。呢種技術比傳統嘅through-silicon vias（TSVs）提供16-36倍更密集嘅垂直互連，容許更細緻嘅架構分割，進一步優化佈線 。

呢個組合直接壓縮咗時間常數τ（訊號傳播延遲），呢個正係Tau Scaling Law嘅核心優化目標，而唔係靠縮細晶體管尺寸 。何庭波指出，之前幾代要花三年先將密度由126提升到155 MTr/mm²，而LogicFolding喺單一代就跳升到238 MTr/mm² 。

唔換細製程點樣提升電晶體密度？

華為Kirin 2026達到每平方毫米238百萬粒電晶體（238 MTr/mm²），而唔需要改用更細嘅製造節點 。呢個密度同TSMC嘅3nm製程、Intel嘅18A節點相當，全部係用現有嘅中國晶圓廠基礎設施，外界普遍認為係中芯國際（SMIC）嘅7nm級DUV製程 。

呢個策略點樣幫華為繞過美國嘅EUV出口管制？

美國出口管制阻止華為購買ASML嘅EUV（極紫外光）微影機，呢類機器係製造7nm以下晶體管特徵嘅必要工具。華為嘅策略透過以下幾招繞過限制：

• 改變量度標準： Tau Scaling Law以時間縮放（τ）代替幾何縮放（摩爾定律），透過架構同3D創新嚟優化訊號傳播延遲，而唔係靠微縮 。
• 唔靠微影技術嘅密度提升： LogicFolding嘅密度增長來自垂直堆疊同縮短互連，而唔係更精細嘅光刻。呢個令華為可以喺現有、受制裁制約嘅製程上榨取更多效能 。
• 混合鍵合做EUV嘅替代方案： 華為進取嘅1.5 µm混合鍵合間距提供咗密集嘅垂直互連，完全唔需要EUV設備。分析機構SemiAnalysis指出，呢項技術似乎令華為喺先進混合鍵合領域領先競爭對手 。
• 2031年路線圖到1.4nm等效： 透過持續改進LogicFolding式嘅3D整合技術，華為聲稱到2031年可以達到相當於1.4nm製程嘅電晶體密度，全程唔使用EUV工具 。

NVIDIA CEO黃仁勳評論話，Tau Scaling Law係「一個突破」，但補充話「對TSMC冇威脅」 。

重要提醒：未有獨立驗證

華為目前未有公布獨立嘅基準測試數據，亦冇透露Kirin 2026由邊間中國晶圓廠（外界普遍認為係SMIC）製造 。包括《The Register》同《Tech Times》在內嘅幾家媒體同分析師都指出，喺第三方測試確認效能之前，應該審慎對待呢啲聲稱 。喺有獨立驗證之前，以上數字只係華為自己嘅說法。

Tau Scaling Law論文公布嘅量產數據

華為透露，過去六年佢哋已經設計同量產咗381款基於Tau Scaling Law嘅晶片，應用範圍包括智能手機、AI加速器、汽車電子同基建產品 。Kirin 2026嘅關鍵數字如下：

• 電晶體密度： 每平方毫米238百萬粒電晶體（MTr/mm²），比上一代喺相同製程下嘅155 MTr/mm²高出53.5-55% 。
• 能源效率提升： 效能核心（P-core）嘅能源效率改善咗40-41% 。
• 最高時脈頻率： 大約3.1 GHz（效能核心） 。
• 路線圖目標： 到2031年，華為預期基於Tau Scaling Law嘅高階晶片可以達到相當於1.4nm（14 Å）製程嘅電晶體密度 。

LogicFolding點樣改善訊號傳輸？

LogicFolding係一種3D晶片架構，將原本平面鋪設嘅邏輯電路「摺疊」成兩個或以上垂直堆疊嘅主動層 。主要靠兩個互相關聯嘅創新：

• 縮短關鍵路徑接線： 將關鍵邏輯路徑分配到疊層上，大幅縮短訊號嘅物理傳輸距離，減低電阻-電容延遲（RC delay），呢個係訊號傳播時間嘅主要組成部分 。
• 超幼細嘅1.5 µm混合鍵合間距： 華為Kirin 2026採用咗1.5 µm鍵合間距嘅3D堆疊架構，靠先進嘅wafer-to-wafer混合鍵合技術 。呢種技術比傳統嘅through-silicon vias（TSVs）提供16-36倍更密集嘅垂直互連，容許更細緻嘅架構分割，進一步優化佈線 。

呢個組合直接壓縮咗時間常數τ（訊號傳播延遲），呢個正係Tau Scaling Law嘅核心優化目標，而唔係靠縮細晶體管尺寸 。何庭波指出，之前幾代要花三年先將密度由126提升到155 MTr/mm²，而LogicFolding喺單一代就跳升到238 MTr/mm² 。

唔換細製程點樣提升電晶體密度？

華為Kirin 2026達到每平方毫米238百萬粒電晶體（238 MTr/mm²），而唔需要改用更細嘅製造節點 。呢個密度同TSMC嘅3nm製程、Intel嘅18A節點相當，全部係用現有嘅中國晶圓廠基礎設施，外界普遍認為係中芯國際（SMIC）嘅7nm級DUV製程 。

呢個策略點樣幫華為繞過美國嘅EUV出口管制？

美國出口管制阻止華為購買ASML嘅EUV（極紫外光）微影機，呢類機器係製造7nm以下晶體管特徵嘅必要工具。華為嘅策略透過以下幾招繞過限制：

• 改變量度標準： Tau Scaling Law以時間縮放（τ）代替幾何縮放（摩爾定律），透過架構同3D創新嚟優化訊號傳播延遲，而唔係靠微縮 。
• 唔靠微影技術嘅密度提升： LogicFolding嘅密度增長來自垂直堆疊同縮短互連，而唔係更精細嘅光刻。呢個令華為可以喺現有、受制裁制約嘅製程上榨取更多效能 。
• 混合鍵合做EUV嘅替代方案： 華為進取嘅1.5 µm混合鍵合間距提供咗密集嘅垂直互連，完全唔需要EUV設備。分析機構SemiAnalysis指出，呢項技術似乎令華為喺先進混合鍵合領域領先競爭對手 。
• 2031年路線圖到1.4nm等效： 透過持續改進LogicFolding式嘅3D整合技術，華為聲稱到2031年可以達到相當於1.4nm製程嘅電晶體密度，全程唔使用EUV工具 。

NVIDIA CEO黃仁勳評論話，Tau Scaling Law係「一個突破」，但補充話「對TSMC冇威脅」 。

重要提醒：未有獨立驗證

華為目前未有公布獨立嘅基準測試數據，亦冇透露Kirin 2026由邊間中國晶圓廠（外界普遍認為係SMIC）製造 。包括《The Register》同《Tech Times》在內嘅幾家媒體同分析師都指出，喺第三方測試確認效能之前，應該審慎對待呢啲聲稱 。喺有獨立驗證之前，以上數字只係華為自己嘅說法。