華為嘅 LogicFolding（邏輯摺疊），重點唔係靠更先進製程去縮細晶體管，而係靠實體設計同 3D 整合，令晶片內部嘅訊號少兜路。麒麟 2026 嘅構想係將部分電路分配到兩層主動矽層，面對面以高密度混合鍵合（hybrid bonding）接合；經常互相通訊嘅電路擺近咗，訊號要走嘅距離自然會短啲。23

不過，呢啲效益目前都係華為按自己測試方法、並以麒麟 9030 Pro 為基準所公布嘅數字。佢唔代表華為已經做到一個等同新一代光刻製程嘅節點，亦唔代表所有工作負載都會有同樣幅度嘅改善。23

LogicFolding 到底改咗乜？

傳統平面晶片，大部分邏輯都攤喺同一個矽平面上。晶片愈大、功能愈複雜，部分資料同時鐘訊號就要經過愈長嘅金屬走線。

LogicFolding 則將數碼、模擬同記憶體電路，分拆到垂直堆疊嘅兩層主動矽層。兩層之間透過混合鍵合形成大量垂直連接，取代部分原本較長嘅橫向連線。23

按報道所引述嘅華為 Tau Scaling 資料，麒麟 2026 嘅混合鍵合節距約為 1.5 微米，垂直互連約 5,000 萬條。華為以其量度方法計算，晶體管密度由每平方毫米 1.55 億粒升至 2.38 億粒，即約增加 53.5% 至 55%；比較基準同時採用與麒麟 9030 Pro 相同嘅製程節點。35

所以，較準確嘅講法係 有效晶體管密度提升：增幅來自重新安排電路位置同連接方式，而唔一定係每一粒晶體管本身造得更細。

點解線短咗，速度同耗電都可能改善？

關鍵在於金屬走線有電阻同電容。訊號喺長導線上傳遞要時間，而每次訊號切換，都要為走線電容充電、放電，消耗動態功耗。

將互相緊密配合嘅邏輯單元安排到上下相對嘅矽層，理論上可以將部分長距離橫向走線，換成極短嘅垂直跳接。潛在好處包括：

• 關鍵時序路徑嘅延遲降低；
• 時鐘分配網絡嘅路線縮短；
• 減少為推動長走線而需要嘅訊號重複器同時鐘緩衝器；
• 降低互連電容；
• 騰出更多時序餘裕，或者以較低電壓維持相近效能。

呢個正係華為提出 Tau（τ）Scaling 嘅出發點：衡量晶片進步，唔應該只睇晶體管尺寸，亦要睇訊號穿過電路同系統所需時間。華為將 LogicFolding 定位為壓縮訊號傳播延遲、同時改善密度同能源效率嘅方法。

華為點解特別講「搬數據」？

華為唔係話晶體管切換唔使電；佢嘅論點係，喺大型現代處理器入面，搬運資料同分配時鐘訊號，本身已經可以佔動態功耗一大部分。資料每經過一次長金屬走線，或者需要加入緩衝器去推動嗰段線，都會增加切換活動。

換句話講，運算單元產生資料之後，如果消費資料嘅單元同本地儲存位置都擺得更近，晶片就可以少花時間同電力喺內部「運輸」訊號。LogicFolding 因此唔只係封裝技術，亦係一種提升電路局部性嘅策略。2

麒麟 2026：華為聲稱嘅效益

華為對麒麟 9030 Pro 嘅比較，屬於 **同等效能（iso-performance）**下嘅聲稱：新架構可令總功耗降低 41%，量得嘅晶體管密度則提高約 55%；在所述操作條件下，功率密度亦低 5.6%。47

另有報道引述華為資料指，在高度並行嘅子系統上，對比之前平面設計，NPU 功耗可低 66%、GPU 低 58%、CPU 大核心低 41%。1

呢個趨勢喺架構上唔難理解。NPU 同 GPU 通常有大量規則、需要高頻互相傳輸數據嘅運算單元，較容易將資料生產者、使用者同附近儲存資源，跨兩層作緊密配置。CPU 都會受惠於較短走線，但佢嘅運算相依關係更嚴格。

點解串行 CPU 工作未必食盡紅利？

CPU 經常要處理串行指令流程：一條指令嘅結果，可能係下一條指令開始前必須等到嘅輸入。呢類相依鏈限制咗工作可以點樣分拆同並行化。

3D 擺位仍然可以減少部分走線同時鐘成本，但無法取消「等上一個結果」呢個根本限制。呢亦解釋咗，點解華為所稱嘅 CPU 慳電幅度，低過 NPU 同 GPU。1

最難唔係疊起佢，而係散熱、良率同成本

將兩層主動邏輯疊埋，工程挑戰唔少。密集活躍層產生嘅熱要有效導走；供電、測試、維修同除錯都會變得更複雜。晶圓對位誤差同鍵合缺陷，亦可能拖低製造良率；多層設計同封裝工序則有機會推高成本。

因此，3D 整合係咪真正有價值，最終唔係只睇物理設計圖有幾靚，而係睇能否可靠、大規模量產。路透社形容，華為嘅方向可能有助在制裁限制下尋找替代路徑，但係咪真正突破，仍未有定論。

麒麟 2027 路線圖：更幼鍵合、更密互連

華為下一步嘅目標更進取：麒麟 2027 擬採用 1 微米混合鍵合節距，以及超過 1 億條垂直互連。公司亦提出同等效能下功耗降低 47% 嘅目標，並規劃較長遠達到 720 納米頂層金屬節距，同時維持逾 1 億條垂直連接。15

更細嘅鍵合節距，理論上可令更多邏輯區塊受惠於垂直連接；但晶圓對準、缺陷控制、設計工具、散熱管理同測試要求亦會一齊提高。以上都係前瞻目標，唔係已獲獨立驗證嘅上市產品成績。

出口限制下，呢條路有咩意義？

LogicFolding 嘅戰略吸引力，在於佢嘗試唔單靠取得最新光刻設備，都可以由既有製程技術榨取更多效能。但佢唔會令製造限制憑空消失。美國對先進半導體、製造設備及相關技術嘅出口管制，仍涵蓋與中國先進製程相關嘅多個範疇。

所以，華為嘅 3D 路線應理解為一條互補嘅擴展路徑：它可能令既有製程發揮更多能力，但仍然要依賴高水平鍵合、量測、設計自動化同製造執行能力。

總結

麒麟 2026 嘅 LogicFolding，核心係將晶片擴展嘅焦點放喺縮短訊號旅程。兩層以混合鍵合接合嘅主動矽層，有機會提升擺位密度，並減少長互連帶來嘅延遲同耗電；當中以 NPU、GPU 呢類高並行、頻繁搬數據嘅單元，潛在得益最明顯。

不過，「有效晶體管密度增加約 55%」同「同等效能下功耗降低 41%」仍屬華為公布嘅數字。真正考驗係：日後量產手機處理器能否同時兌現效能、散熱、良率同成本承諾。237

華為嘅 LogicFolding（邏輯摺疊），重點唔係靠更先進製程去縮細晶體管，而係靠實體設計同 3D 整合，令晶片內部嘅訊號少兜路。麒麟 2026 嘅構想係將部分電路分配到兩層主動矽層，面對面以高密度混合鍵合（hybrid bonding）接合；經常互相通訊嘅電路擺近咗，訊號要走嘅距離自然會短啲。23

不過，呢啲效益目前都係華為按自己測試方法、並以麒麟 9030 Pro 為基準所公布嘅數字。佢唔代表華為已經做到一個等同新一代光刻製程嘅節點，亦唔代表所有工作負載都會有同樣幅度嘅改善。23

LogicFolding 到底改咗乜？

傳統平面晶片，大部分邏輯都攤喺同一個矽平面上。晶片愈大、功能愈複雜，部分資料同時鐘訊號就要經過愈長嘅金屬走線。

LogicFolding 則將數碼、模擬同記憶體電路，分拆到垂直堆疊嘅兩層主動矽層。兩層之間透過混合鍵合形成大量垂直連接，取代部分原本較長嘅橫向連線。23

按報道所引述嘅華為 Tau Scaling 資料，麒麟 2026 嘅混合鍵合節距約為 1.5 微米，垂直互連約 5,000 萬條。華為以其量度方法計算，晶體管密度由每平方毫米 1.55 億粒升至 2.38 億粒，即約增加 53.5% 至 55%；比較基準同時採用與麒麟 9030 Pro 相同嘅製程節點。35

所以，較準確嘅講法係 有效晶體管密度提升：增幅來自重新安排電路位置同連接方式，而唔一定係每一粒晶體管本身造得更細。

點解線短咗，速度同耗電都可能改善？

關鍵在於金屬走線有電阻同電容。訊號喺長導線上傳遞要時間，而每次訊號切換，都要為走線電容充電、放電，消耗動態功耗。

將互相緊密配合嘅邏輯單元安排到上下相對嘅矽層，理論上可以將部分長距離橫向走線，換成極短嘅垂直跳接。潛在好處包括：

• 關鍵時序路徑嘅延遲降低；
• 時鐘分配網絡嘅路線縮短；
• 減少為推動長走線而需要嘅訊號重複器同時鐘緩衝器；
• 降低互連電容；
• 騰出更多時序餘裕，或者以較低電壓維持相近效能。

呢個正係華為提出 Tau（τ）Scaling 嘅出發點：衡量晶片進步，唔應該只睇晶體管尺寸，亦要睇訊號穿過電路同系統所需時間。華為將 LogicFolding 定位為壓縮訊號傳播延遲、同時改善密度同能源效率嘅方法。

華為點解特別講「搬數據」？

華為唔係話晶體管切換唔使電；佢嘅論點係，喺大型現代處理器入面，搬運資料同分配時鐘訊號，本身已經可以佔動態功耗一大部分。資料每經過一次長金屬走線，或者需要加入緩衝器去推動嗰段線，都會增加切換活動。

換句話講，運算單元產生資料之後，如果消費資料嘅單元同本地儲存位置都擺得更近，晶片就可以少花時間同電力喺內部「運輸」訊號。LogicFolding 因此唔只係封裝技術，亦係一種提升電路局部性嘅策略。2

麒麟 2026：華為聲稱嘅效益

華為對麒麟 9030 Pro 嘅比較，屬於 **同等效能（iso-performance）**下嘅聲稱：新架構可令總功耗降低 41%，量得嘅晶體管密度則提高約 55%；在所述操作條件下，功率密度亦低 5.6%。47

另有報道引述華為資料指，在高度並行嘅子系統上，對比之前平面設計，NPU 功耗可低 66%、GPU 低 58%、CPU 大核心低 41%。1

呢個趨勢喺架構上唔難理解。NPU 同 GPU 通常有大量規則、需要高頻互相傳輸數據嘅運算單元，較容易將資料生產者、使用者同附近儲存資源，跨兩層作緊密配置。CPU 都會受惠於較短走線，但佢嘅運算相依關係更嚴格。

點解串行 CPU 工作未必食盡紅利？

CPU 經常要處理串行指令流程：一條指令嘅結果，可能係下一條指令開始前必須等到嘅輸入。呢類相依鏈限制咗工作可以點樣分拆同並行化。

3D 擺位仍然可以減少部分走線同時鐘成本，但無法取消「等上一個結果」呢個根本限制。呢亦解釋咗，點解華為所稱嘅 CPU 慳電幅度，低過 NPU 同 GPU。1

最難唔係疊起佢，而係散熱、良率同成本

將兩層主動邏輯疊埋，工程挑戰唔少。密集活躍層產生嘅熱要有效導走；供電、測試、維修同除錯都會變得更複雜。晶圓對位誤差同鍵合缺陷，亦可能拖低製造良率；多層設計同封裝工序則有機會推高成本。

因此，3D 整合係咪真正有價值，最終唔係只睇物理設計圖有幾靚，而係睇能否可靠、大規模量產。路透社形容，華為嘅方向可能有助在制裁限制下尋找替代路徑，但係咪真正突破，仍未有定論。

麒麟 2027 路線圖：更幼鍵合、更密互連

華為下一步嘅目標更進取：麒麟 2027 擬採用 1 微米混合鍵合節距，以及超過 1 億條垂直互連。公司亦提出同等效能下功耗降低 47% 嘅目標，並規劃較長遠達到 720 納米頂層金屬節距，同時維持逾 1 億條垂直連接。15

更細嘅鍵合節距，理論上可令更多邏輯區塊受惠於垂直連接；但晶圓對準、缺陷控制、設計工具、散熱管理同測試要求亦會一齊提高。以上都係前瞻目標，唔係已獲獨立驗證嘅上市產品成績。

出口限制下，呢條路有咩意義？

LogicFolding 嘅戰略吸引力，在於佢嘗試唔單靠取得最新光刻設備，都可以由既有製程技術榨取更多效能。但佢唔會令製造限制憑空消失。美國對先進半導體、製造設備及相關技術嘅出口管制，仍涵蓋與中國先進製程相關嘅多個範疇。

所以，華為嘅 3D 路線應理解為一條互補嘅擴展路徑：它可能令既有製程發揮更多能力，但仍然要依賴高水平鍵合、量測、設計自動化同製造執行能力。

總結

麒麟 2026 嘅 LogicFolding，核心係將晶片擴展嘅焦點放喺縮短訊號旅程。兩層以混合鍵合接合嘅主動矽層，有機會提升擺位密度，並減少長互連帶來嘅延遲同耗電；當中以 NPU、GPU 呢類高並行、頻繁搬數據嘅單元，潛在得益最明顯。

不過，「有效晶體管密度增加約 55%」同「同等效能下功耗降低 41%」仍屬華為公布嘅數字。真正考驗係：日後量產手機處理器能否同時兌現效能、散熱、良率同成本承諾。237