華為提出嘅 Tau（τ）Scaling Law，核心唔係話晶體管愈做愈細已經冇用，而係想將晶片進步嘅主要衡量方式，由「幾何縮放」轉做「時間縮放」：訊號同數據穿梭於元件、電路、晶片以至整個系統所需時間，究竟可唔可以再壓低。

對受先進光刻設備取得限制影響嘅華為嚟講，呢個方向具策略意義：與其只靠追逐最尖端製程節點，不如由架構、互連、封裝及系統整合入手，搵另一條提升效能、能效同密度嘅路徑。718

同摩爾定律有咩分別？

傳統晶片縮放，重點係把製程特徵做細、在同一面積塞入更多晶體管。華為嘅觀點係，當晶體管尺寸已接近原子尺度，晶片內部嘅連線延遲、記憶體存取同數據搬運，會愈來愈成為效能樽頸。

Tau Law 因而主張，除咗縮小元件尺寸，亦要系統性縮短訊號傳播延遲及系統執行時間，涵蓋元件、電路、晶片和系統幾個層次。718

換句話講，佢唔係要「取代物理縮小晶體管」本身，而係聲稱只要重整邏輯、走線和整合方式，即使未必用到最前沿光刻節點，仍有機會改善效能、每瓦效能同晶體管密度。717

LogicFolding：將經常溝通嘅邏輯模組拉近

華為將 LogicFolding 視為落實 Tau Law 嘅架構方法。按照公司公布及相關報道，做法係以 3D 方式編排邏輯，令經常交換數據嘅功能模組更接近，從而縮短原本很長嘅橫向走線，減低關鍵訊號路徑嘅延遲。479

華為公布嘅路線圖包括：2026 年推出雙層晶片，之後在 2031 年前走向三層設計。公司及相關報道把這條路線，連同約 55% 更高晶體管密度、達到「相當於 1.4nm」密度嘅目標連結起來。345

不過，「相當於」三個字要睇清楚。呢個係靠 3D 架構與先進整合所得嘅密度目標，唔係表示華為已經用真正 1.4nm 製程蝕刻出晶體管；而且它是 2031 年目標，並非現時已獲獨立驗證嘅量產能力。513

有冇證據顯示已經實行？

華為在 2026 年 5 月、上海舉行嘅 IEEE International Symposium on Circuits and Systems（ISCAS）公開介紹 Tau Law 及 LogicFolding。華為官方稱，這套原則旨在持續壓縮訊號傳播延遲，並穩步提升晶體管密度。7

公司亦表示，在六年期間，已依循這套較廣義嘅方法設計並量產 381 款晶片。這至少說明華為並非把 Tau Law 單純當作理論口號；但目前公開資料未見獨立逐款清單、量產良率數據，或可將效能功耗改善明確歸因於這套方法嘅對照測試。12

至於 Kirin，報道指華為計劃在 2026 年推出首款雙層 LogicFolding 晶片；後續路線圖亦將概念延伸至未來 Ascend AI 加速器。呢啲都係推進產品化嘅訊號，但在實際成品有完整規格、測試數據和出貨表現前，仍屬公司公布與產品規劃。4519

真正難題：唔係疊得埋就等於造得出

3D 整合理論上可以令訊號少走冤枉路，但製造難度並冇因此消失。外界指出，散熱、EDA（電子設計自動化）工具支援、量產良率都會是硬關卡；另外仲有垂直互連可靠性、測試、可維修性和封裝成本等問題。25

所以，判斷 LogicFolding 成唔成功，唔應只睇「等效節點」呢個名。較有說服力嘅證明會係獨立測試顯示：

• 真實工作負載下，每瓦效能確實更好；
• 良率高而且可重複；
• 散熱、耐用度與長期可靠性達標；
• 連同封裝計算後，總成本仍具競爭力，並可由可取得嘅本土製造及封裝能力支撐。

對華為有幾重要？

Tau Law 符合華為在先進光刻工具受限下，嘗試另闢蹊徑推進晶片技術嘅策略。路透社形容，這是華為尋求突破持續縮小晶體管模式嘅另一條發展路徑。1718

創辦人任正非亦將它形容為華為突破限制、維持發展嘅關鍵路徑。這反映公司賦予 Tau Law 極高策略地位，但不等於它嘅技術優勢已在大規模量產上獲獨立證實。21

另一方面，Mate 80 系列銷情被報道為強勁，至 2026 年 7 月底市場追蹤數字估計已超過 800 萬部。這可反映華為高階手機生態仍有需求，但數據主要來自市場追蹤，並非經審計嘅公司披露；更唔可以單靠銷量，就證明 Tau Law 已產生技術成效。

總結而言，Tau Law 嘅設計理念唔難理解：當數據搬運逐漸拖慢運算進步，減少多個層次嘅延遲確有實際價值。真正尚待回答嘅問題係，LogicFolding 可唔可以把呢個概念變成穩定量產、成本可接受，而且足以同頂尖晶圓代工廠先進節點競爭嘅優勢。

華為提出嘅 Tau（τ）Scaling Law，核心唔係話晶體管愈做愈細已經冇用，而係想將晶片進步嘅主要衡量方式，由「幾何縮放」轉做「時間縮放」：訊號同數據穿梭於元件、電路、晶片以至整個系統所需時間，究竟可唔可以再壓低。

對受先進光刻設備取得限制影響嘅華為嚟講，呢個方向具策略意義：與其只靠追逐最尖端製程節點，不如由架構、互連、封裝及系統整合入手，搵另一條提升效能、能效同密度嘅路徑。718

同摩爾定律有咩分別？

傳統晶片縮放，重點係把製程特徵做細、在同一面積塞入更多晶體管。華為嘅觀點係，當晶體管尺寸已接近原子尺度，晶片內部嘅連線延遲、記憶體存取同數據搬運，會愈來愈成為效能樽頸。

Tau Law 因而主張，除咗縮小元件尺寸，亦要系統性縮短訊號傳播延遲及系統執行時間，涵蓋元件、電路、晶片和系統幾個層次。718

換句話講，佢唔係要「取代物理縮小晶體管」本身，而係聲稱只要重整邏輯、走線和整合方式，即使未必用到最前沿光刻節點，仍有機會改善效能、每瓦效能同晶體管密度。717

LogicFolding：將經常溝通嘅邏輯模組拉近

華為將 LogicFolding 視為落實 Tau Law 嘅架構方法。按照公司公布及相關報道，做法係以 3D 方式編排邏輯，令經常交換數據嘅功能模組更接近，從而縮短原本很長嘅橫向走線，減低關鍵訊號路徑嘅延遲。479

華為公布嘅路線圖包括：2026 年推出雙層晶片，之後在 2031 年前走向三層設計。公司及相關報道把這條路線，連同約 55% 更高晶體管密度、達到「相當於 1.4nm」密度嘅目標連結起來。345

不過，「相當於」三個字要睇清楚。呢個係靠 3D 架構與先進整合所得嘅密度目標，唔係表示華為已經用真正 1.4nm 製程蝕刻出晶體管；而且它是 2031 年目標，並非現時已獲獨立驗證嘅量產能力。513

有冇證據顯示已經實行？

華為在 2026 年 5 月、上海舉行嘅 IEEE International Symposium on Circuits and Systems（ISCAS）公開介紹 Tau Law 及 LogicFolding。華為官方稱，這套原則旨在持續壓縮訊號傳播延遲，並穩步提升晶體管密度。7

公司亦表示，在六年期間，已依循這套較廣義嘅方法設計並量產 381 款晶片。這至少說明華為並非把 Tau Law 單純當作理論口號；但目前公開資料未見獨立逐款清單、量產良率數據，或可將效能功耗改善明確歸因於這套方法嘅對照測試。12

至於 Kirin，報道指華為計劃在 2026 年推出首款雙層 LogicFolding 晶片；後續路線圖亦將概念延伸至未來 Ascend AI 加速器。呢啲都係推進產品化嘅訊號，但在實際成品有完整規格、測試數據和出貨表現前，仍屬公司公布與產品規劃。4519

真正難題：唔係疊得埋就等於造得出

3D 整合理論上可以令訊號少走冤枉路，但製造難度並冇因此消失。外界指出，散熱、EDA（電子設計自動化）工具支援、量產良率都會是硬關卡；另外仲有垂直互連可靠性、測試、可維修性和封裝成本等問題。25

所以，判斷 LogicFolding 成唔成功，唔應只睇「等效節點」呢個名。較有說服力嘅證明會係獨立測試顯示：

• 真實工作負載下，每瓦效能確實更好；
• 良率高而且可重複；
• 散熱、耐用度與長期可靠性達標；
• 連同封裝計算後，總成本仍具競爭力，並可由可取得嘅本土製造及封裝能力支撐。

對華為有幾重要？

Tau Law 符合華為在先進光刻工具受限下，嘗試另闢蹊徑推進晶片技術嘅策略。路透社形容，這是華為尋求突破持續縮小晶體管模式嘅另一條發展路徑。1718

創辦人任正非亦將它形容為華為突破限制、維持發展嘅關鍵路徑。這反映公司賦予 Tau Law 極高策略地位，但不等於它嘅技術優勢已在大規模量產上獲獨立證實。21

另一方面，Mate 80 系列銷情被報道為強勁，至 2026 年 7 月底市場追蹤數字估計已超過 800 萬部。這可反映華為高階手機生態仍有需求，但數據主要來自市場追蹤，並非經審計嘅公司披露；更唔可以單靠銷量，就證明 Tau Law 已產生技術成效。

總結而言，Tau Law 嘅設計理念唔難理解：當數據搬運逐漸拖慢運算進步，減少多個層次嘅延遲確有實際價值。真正尚待回答嘅問題係，LogicFolding 可唔可以把呢個概念變成穩定量產、成本可接受，而且足以同頂尖晶圓代工廠先進節點競爭嘅優勢。