華為喺 2026 年 5 月公布的，嚴格嚟講唔係「已經造出 1.4 納米晶片」，而係一套以設計及先進封裝為核心的長線路線圖。方案將三維電路架構 LogicFolding，配合華為提出的 Tau（τ）Scaling Law，目標係到 2031 年令高階晶片具備相當於 1.4 納米製程的電晶體密度，同時減少對極紫外光刻（EUV）機的依賴。12

華為今次公布咗啲乜？

華為半導體業務主管何庭波喺上海舉行的 IEEE ISCAS 2026 發表演講，介紹 Tau Scaling Law 及 LogicFolding。Tau 有時亦被非正式稱為「Her’s Law」或「何氏定律」，係借用何庭波姓氏的英文拼法作雙關，並非另一套獨立標準。13

按照華為公布的規劃，首批採用雙層 LogicFolding 的 Kirin 晶片預計於 2026 年推出；到 2031 年，三層架構則有望達到「1.4 納米等效」的電晶體密度。13

呢個講法最需要留意的地方係「等效」兩個字：它指的是電晶體密度比較，而唔代表晶片會以傳統製程直接蝕刻出真正 1.4 納米的電晶體。13

LogicFolding 點樣運作？

傳統摩爾定律式的升級，主要靠將電晶體做得更細，令同一面積可以容納更多元件。但當製程愈來愈細，繼續微縮會面對物理、製造及成本上的限制。

LogicFolding 的思路就似將原本平鋪喺一塊平面上的邏輯電路「摺起來」，重新編排後再垂直堆疊到多個有源層。咁做可以令部分關鍵訊號路徑縮短，減少訊號喺晶片內移動時受到的電阻及電容負擔，從而降低傳輸延遲，並提高單位面積的有效運算能力。24

Tau Scaling Law 的重點，亦由「電晶體可以縮到幾細」轉向「訊號及數據可以幾快完成傳輸」。換句話講，華為希望以縮短時間常數 τ、改善訊號流動，取代單靠幾何尺寸微縮作為晶片升級的主要指標。華為聲稱，相關方法可帶來約 55% 的階段性密度提升，但呢個數字目前主要仍然係公司公布的主張。24

點解可能避開 EUV？

EUV 光刻機可以喺晶圓上刻畫極其細微的圖案，是先進製程持續微縮的重要設備。ASML 生產的最先進 EUV 機器受出口管制影響，中國無法取得，令中國晶片製造商難以單靠傳統平面式微縮追上台積電等領先廠商。117

華為提出的替代方案，唔係完全取消製程技術的重要性，而係嘗試用較成熟、較容易取得的製造技術，加上三維電路設計及先進封裝，喺同一塊晶片面積內塞入更多邏輯，並縮短訊號路徑。

所以，「1.4 納米等效」應理解為一項密度或系統能力的比較，而唔係華為及其製造夥伴已經擁有真正的 1.4 納米量產製程。13

同中國目前 7 納米、台積電 2 納米相比，係咩位置？

目前外界對中國已展示先進國產晶片的普遍描述，主要仍然係 7 納米級，並且使用較舊的深紫外光刻（DUV）技術，而非 EUV。華為的 2031 年目標，係希望靠架構及封裝跨越幾代名義上的製程差距。15

台積電方面，已經進入 2 納米技術及量產部署階段，並表示目標係 2028 年開始生產 1.4 納米製程。若以時間表比較，台積電所講的是傳統製程節點，而華為 2031 年講的是透過 LogicFolding 達到的「等效密度」，兩者並唔係完全同一把尺。15

點解目前仍然未可以當成真正突破？

未有獨立驗證數據

華為暫時未有提供由外部獨立驗證的量產晶片跑分、實際晶片量測、良率、功耗、可靠性或成本數據。路透社因此指出，LogicFolding 是否構成真正的晶片製造突破，現階段仍然未有定論。12

密度高，不代表整塊晶片都更強

電晶體密度本身，唔足以證明晶片一定有同等的速度、能源效益、記憶體頻寬、輸入輸出能力、封裝質素、可製造性或軟件生態。三維堆疊可以縮短部分路徑，但亦可能令佈線、供電、時鐘分配、測試及良率更加複雜。

散熱係三維堆疊的核心難題

當多層有源邏輯垂直疊埋一齊，熱力會集中喺更細的空間，內層產生的熱亦較難抽走。對長時間高負載運行的 AI 加速器而言，呢點尤其關鍵，亦可能加劇供電及時鐘控制問題。分析人士已將散熱、EDA 設計工具及良率列為主要障礙。6

EDA 工具及成本未必跟得上

要設計 LogicFolding 晶片，不能只靠傳統二維 EDA 流程；設計工具需要同時處理三維擺位、佈線、時序驗證、熱力表現、供電及測試等工作。中國仍需要成熟的本土 EDA 工具鏈，先可以將呢啲環節一併優化。26

就算技術上做得到，多層堆疊亦會增加製程步驟、封裝複雜度、缺陷風險及生產成本。如果良率太低，名義上的密度優勢可能會被成本及報廢率抵銷。現有資料尚未證明華為已經解決呢啲系統層面的問題。26

呢個宣布對華為及中國 AI 晶片有咩意義？

對華為而言，LogicFolding 係一次相當清晰的策略轉向：唔再只係等待取得 EUV、頂尖美國 EDA 軟件或 Nvidia 最先進產品，而係嘗試喺設計、製造、封裝及 AI 運算各個環節建立替代路線。呢個方向亦配合北京推動半導體自主化的政策。12

2023 年 Mate 60 回歸時，華為採用國產 7 納米級 Kirin 晶片，被視為制裁未能完全阻止其手機晶片業務復甦的象徵。今次公布就將嗰種「靠本土供應鏈突圍」的邏輯，由一款手機產品延伸至長期的晶片設計及 AI 晶片路線圖。12

Nvidia 在中國市場的受限，亦令競爭變得更加重要。出口管制限制中國企業取得其最先進 AI 加速器，相關報道指本土晶片供應商因此得到更多發展空間。不過，華為是否已經穩坐領先位置，仍然未有定論，中國市場亦有其他競爭者。78

中國輿論與中美 AI 合作：要分開兩件事睇

中國的相關評論普遍將今次公布解讀為：外部限制可能反過來刺激本土創新及競爭。但政治上的鼓舞，唔可以代替技術驗證；真正要判斷方案成敗，仍然要睇獨立性能、功耗、成本、良率及可靠性數據。12

至於中國官方或民間對中美 AI 合作的具體呼籲，現有資料不足以將任何單一、權威的反應直接歸因於 LogicFolding 的公布。更廣泛的政策矛盾雖然清楚：中國希望提升科技自主能力，而中美雙方同時有管理 AI 風險的誘因；但今次事件本質上仍然係一場半導體競爭，而唔係已經形成某種中美 AI 合作框架的證據。

總結而言，華為今次較像係提出一條「換賽道」的晶片升級路線，而唔係宣布已經追上真正的 1.4 納米製程。 LogicFolding 是否可以由概念、樣板及路線圖，變成具備合理成本、良率、散熱及效能的量產產品，先係 2031 年目標能否站得住腳的關鍵。

華為喺 2026 年 5 月公布的，嚴格嚟講唔係「已經造出 1.4 納米晶片」，而係一套以設計及先進封裝為核心的長線路線圖。方案將三維電路架構 LogicFolding，配合華為提出的 Tau（τ）Scaling Law，目標係到 2031 年令高階晶片具備相當於 1.4 納米製程的電晶體密度，同時減少對極紫外光刻（EUV）機的依賴。12

華為今次公布咗啲乜？

華為半導體業務主管何庭波喺上海舉行的 IEEE ISCAS 2026 發表演講，介紹 Tau Scaling Law 及 LogicFolding。Tau 有時亦被非正式稱為「Her’s Law」或「何氏定律」，係借用何庭波姓氏的英文拼法作雙關，並非另一套獨立標準。13

按照華為公布的規劃，首批採用雙層 LogicFolding 的 Kirin 晶片預計於 2026 年推出；到 2031 年，三層架構則有望達到「1.4 納米等效」的電晶體密度。13

呢個講法最需要留意的地方係「等效」兩個字：它指的是電晶體密度比較，而唔代表晶片會以傳統製程直接蝕刻出真正 1.4 納米的電晶體。13

LogicFolding 點樣運作？

傳統摩爾定律式的升級，主要靠將電晶體做得更細，令同一面積可以容納更多元件。但當製程愈來愈細，繼續微縮會面對物理、製造及成本上的限制。

LogicFolding 的思路就似將原本平鋪喺一塊平面上的邏輯電路「摺起來」，重新編排後再垂直堆疊到多個有源層。咁做可以令部分關鍵訊號路徑縮短，減少訊號喺晶片內移動時受到的電阻及電容負擔，從而降低傳輸延遲，並提高單位面積的有效運算能力。24

Tau Scaling Law 的重點，亦由「電晶體可以縮到幾細」轉向「訊號及數據可以幾快完成傳輸」。換句話講，華為希望以縮短時間常數 τ、改善訊號流動，取代單靠幾何尺寸微縮作為晶片升級的主要指標。華為聲稱，相關方法可帶來約 55% 的階段性密度提升，但呢個數字目前主要仍然係公司公布的主張。24

點解可能避開 EUV？

EUV 光刻機可以喺晶圓上刻畫極其細微的圖案，是先進製程持續微縮的重要設備。ASML 生產的最先進 EUV 機器受出口管制影響，中國無法取得，令中國晶片製造商難以單靠傳統平面式微縮追上台積電等領先廠商。117

華為提出的替代方案，唔係完全取消製程技術的重要性，而係嘗試用較成熟、較容易取得的製造技術，加上三維電路設計及先進封裝，喺同一塊晶片面積內塞入更多邏輯，並縮短訊號路徑。

所以，「1.4 納米等效」應理解為一項密度或系統能力的比較，而唔係華為及其製造夥伴已經擁有真正的 1.4 納米量產製程。13

同中國目前 7 納米、台積電 2 納米相比，係咩位置？

目前外界對中國已展示先進國產晶片的普遍描述，主要仍然係 7 納米級，並且使用較舊的深紫外光刻（DUV）技術，而非 EUV。華為的 2031 年目標，係希望靠架構及封裝跨越幾代名義上的製程差距。15

台積電方面，已經進入 2 納米技術及量產部署階段，並表示目標係 2028 年開始生產 1.4 納米製程。若以時間表比較，台積電所講的是傳統製程節點，而華為 2031 年講的是透過 LogicFolding 達到的「等效密度」，兩者並唔係完全同一把尺。15

點解目前仍然未可以當成真正突破？

未有獨立驗證數據

華為暫時未有提供由外部獨立驗證的量產晶片跑分、實際晶片量測、良率、功耗、可靠性或成本數據。路透社因此指出，LogicFolding 是否構成真正的晶片製造突破，現階段仍然未有定論。12

密度高，不代表整塊晶片都更強

電晶體密度本身，唔足以證明晶片一定有同等的速度、能源效益、記憶體頻寬、輸入輸出能力、封裝質素、可製造性或軟件生態。三維堆疊可以縮短部分路徑，但亦可能令佈線、供電、時鐘分配、測試及良率更加複雜。

散熱係三維堆疊的核心難題

當多層有源邏輯垂直疊埋一齊，熱力會集中喺更細的空間，內層產生的熱亦較難抽走。對長時間高負載運行的 AI 加速器而言，呢點尤其關鍵，亦可能加劇供電及時鐘控制問題。分析人士已將散熱、EDA 設計工具及良率列為主要障礙。6

EDA 工具及成本未必跟得上

要設計 LogicFolding 晶片，不能只靠傳統二維 EDA 流程；設計工具需要同時處理三維擺位、佈線、時序驗證、熱力表現、供電及測試等工作。中國仍需要成熟的本土 EDA 工具鏈，先可以將呢啲環節一併優化。26

就算技術上做得到，多層堆疊亦會增加製程步驟、封裝複雜度、缺陷風險及生產成本。如果良率太低，名義上的密度優勢可能會被成本及報廢率抵銷。現有資料尚未證明華為已經解決呢啲系統層面的問題。26

呢個宣布對華為及中國 AI 晶片有咩意義？

對華為而言，LogicFolding 係一次相當清晰的策略轉向：唔再只係等待取得 EUV、頂尖美國 EDA 軟件或 Nvidia 最先進產品，而係嘗試喺設計、製造、封裝及 AI 運算各個環節建立替代路線。呢個方向亦配合北京推動半導體自主化的政策。12

2023 年 Mate 60 回歸時，華為採用國產 7 納米級 Kirin 晶片，被視為制裁未能完全阻止其手機晶片業務復甦的象徵。今次公布就將嗰種「靠本土供應鏈突圍」的邏輯，由一款手機產品延伸至長期的晶片設計及 AI 晶片路線圖。12

Nvidia 在中國市場的受限，亦令競爭變得更加重要。出口管制限制中國企業取得其最先進 AI 加速器，相關報道指本土晶片供應商因此得到更多發展空間。不過，華為是否已經穩坐領先位置，仍然未有定論，中國市場亦有其他競爭者。78

中國輿論與中美 AI 合作：要分開兩件事睇

中國的相關評論普遍將今次公布解讀為：外部限制可能反過來刺激本土創新及競爭。但政治上的鼓舞，唔可以代替技術驗證；真正要判斷方案成敗，仍然要睇獨立性能、功耗、成本、良率及可靠性數據。12

至於中國官方或民間對中美 AI 合作的具體呼籲，現有資料不足以將任何單一、權威的反應直接歸因於 LogicFolding 的公布。更廣泛的政策矛盾雖然清楚：中國希望提升科技自主能力，而中美雙方同時有管理 AI 風險的誘因；但今次事件本質上仍然係一場半導體競爭，而唔係已經形成某種中美 AI 合作框架的證據。

總結而言，華為今次較像係提出一條「換賽道」的晶片升級路線，而唔係宣布已經追上真正的 1.4 納米製程。 LogicFolding 是否可以由概念、樣板及路線圖，變成具備合理成本、良率、散熱及效能的量產產品，先係 2031 年目標能否站得住腳的關鍵。