廖恒的核心論點是,業界長期依賴縮小電晶體、增加電晶體數量、做大處理器及加入更多 HBM,最終會受到面積、功耗、散熱、互連和製造能力限制。[2][3] 他以 Nvidia AI 加速器愈做愈大、配備愈來愈多高頻寬記憶體為例,說明傳統擴張模式並非可以無止境延續。[42] 華為提出 Tau Scaling Law,把晶片進步的主要衡量方向由幾何尺寸轉向訊號及數據傳輸時間;配套架構 LogicFolding 則嘗試透過架構和系統設計提升有效密度及效能。[4][5]
研究答案

Create a landscape editorial hero image for this Studio Global article: What did Huawei Fellow and chief semiconductor scientist Liao Heng argue about the physical limits facing Western chipmakers such as Nvidia,. Article summary: Liao’s core claim was that the Western industry’s established route—ever smaller transistors, ever larger processors, and more attached memory—will eventually hit hard physical limits.. Topic tags: general web, ai, workflow, code, regulation. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers, clickbait thumbna
華為 Fellow 兼半導體首席科學家廖恒最近在一場長達約四小時的公開訪談中,向 Nvidia 等晶片巨頭發出警告:由縮小電晶體一路走向更大處理器、更多記憶體的主流發展模式,並不可能永遠維持下去。
他形容,當業界繼續將計算晶片做大、再連接更多高頻寬記憶體(HBM)時,系統會逐步逼近一個難以跨越的物理上限;一旦越過,甚至可能出現他所說的「雪崩」式問題。
不過,這是廖恒代表華為提出的判斷,並非已獲整個半導體業界確認的共識。外界專家對華為方案有幾大突破、實際影響會有多深,仍然存在分歧。
過去幾十年,晶片性能提升大致沿着兩條路線同步進行:一方面縮小電晶體,讓同一面積可以容納更多元件;另一方面增加晶片面積,並以更先進封裝接駁更多記憶體和計算資源。
廖恒認為,Nvidia、TSMC、Intel、Samsung 等業界公司,不能無限期依靠這種「縮細再堆高」的方式提升性能。
Nvidia 的 AI 加速器正好展示了這個趨勢:處理器晶粒或整個封裝體積不斷增加,同時配搭更多 HBM,以提供 AI 模型所需的記憶體頻寬。但晶片和記憶體規模愈大,便愈容易受到幾項基本限制牽制:
換句話說,問題不只是「可否再放多幾個電晶體」,而是整個系統能否在可接受的功耗、溫度、速度和生產良率下正常運作。
美國制裁令華為無法自由取得全球部分關鍵先進晶片製造供應,包括 ASML 的尖端光刻設備。對華為而言,如果純粹以追逐最新製程節點作為主要競爭方式,難度自然大幅增加。
因此,華為提出將優化重點由「電晶體可以縮到幾細」轉向「訊號和數據可以幾快穿過晶片及整個計算系統」。這個思路不代表晶片尺寸或製程已經不重要,而是希望在不能完全依賴最先進光刻設備的情況下,透過設計、架構、封裝及系統協同,繼續提升整體性能。
Tau Scaling Law 的核心符號是希臘字母 τ,代表時間概念。華為希望以訊號傳播延遲、數據傳輸時間及系統執行時間,作為推動半導體和電子系統進步的重要指標,取代只看電晶體幾何尺寸的單一路線。
簡單講,傳統「摩爾定律式」思路較着重把元件做得更細、在相同面積塞入更多電晶體;Tau Scaling Law 則更着重減少數據在晶片內部、不同組件之間,以及更大計算系統內流動所需的時間。
華為表示,這種方法可以壓縮訊號傳播延遲,並持續改善有效電晶體密度及電子系統性能。
LogicFolding 是建基於 Tau Scaling Law 的晶片架構。它的目標不是只靠縮小電晶體尺寸,而是透過邏輯電路布局、架構及系統層面的設計,提升有效密度和運算效率。
華為表示,預計於 2026 年稍後推出的 Kirin 智能手機處理器,將會是首批採用 LogicFolding 的產品。新晶片推出後,再由業界研究機構及拆解公司分析其實際設計和性能,才可以較客觀地判斷這套方法能否縮窄華為與競爭對手之間的差距。
所以,Kirin 新晶片的上市不只是一次產品更新,亦可能是 Tau Scaling Law 首次接受外界實物檢驗的重要時刻。現階段華為的說法仍然主要屬於公司提出的技術主張,真正效果要視乎產品測試結果。
廖恒亦以「18層寶塔」形容 AI 及計算產業鏈。他的模型由底層的礦產原料、電子化學品和製造設備開始,向上延伸至電晶體工藝、晶圓製造、封裝、晶片架構、編譯器及軟件,再到算法、AI 模型和最終應用。
這個框架與 Nvidia 行政總裁黃仁勳常用的「五層蛋糕」有相似之處。黃仁勳的五層大致包括:能源、晶片及計算基礎設施、雲端數據中心、AI 模型,以及應用程式。
兩者都在描述同一條由底至上的 AI 價值鏈,但切入角度不同:
廖恒的重點是,AI 算力並非單靠一粒最強晶片便可以建立。任何一層出現短板,都可能限制整條產業鏈的上限。
在出口管制和科技競爭持續之下,廖恒所提出的政策方向,是美國和中國都需要具備完整的半導體製造及供應能力,而不是假設未來仍可無條件依賴一條高度整合的全球供應鏈。
目前提供的資料較清楚支持華為整合中國半導體供應鏈、推動自主能力的方向;至於廖恒是否以完全相同措辭主張中美必須各自建立兩套完全分離、百分百自給自足的生態,證據就相對有限。因此,較準確的理解是:他強調在戰略競爭和出口限制下,各方都要降低對單一全球供應鏈的依賴,並補齊從材料、設備到晶片、軟件和應用的完整能力。
廖恒的說法,實際上包含兩個層次。第一,是對現有產業路線的預測:縮小電晶體、擴大處理器和增加 HBM,會愈來愈受物理及工程條件限制。第二,是華為自己的技術押注:在先進光刻設備受限之下,以更快的數據傳輸和更緊密的系統設計,尋找性能增長空間。
Tau Scaling Law 和 LogicFolding 是否真能成為傳統縮放路線以外的有效方案,最終仍要由 Kirin 晶片的實際產品表現、功耗、良率及後續業界拆解結果回答,而不是單靠新名詞或理論框架判定。
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廖恒的核心論點是,業界長期依賴縮小電晶體、增加電晶體數量、做大處理器及加入更多 HBM,最終會受到面積、功耗、散熱、互連和製造能力限制。[2][3]
廖恒的核心論點是,業界長期依賴縮小電晶體、增加電晶體數量、做大處理器及加入更多 HBM,最終會受到面積、功耗、散熱、互連和製造能力限制。[2][3] 他以 Nvidia AI 加速器愈做愈大、配備愈來愈多高頻寬記憶體為例,說明傳統擴張模式並非可以無止境延續。[42]
華為提出 Tau Scaling Law,把晶片進步的主要衡量方向由幾何尺寸轉向訊號及數據傳輸時間;配套架構 LogicFolding 則嘗試透過架構和系統設計提升有效密度及效能。[4][5]