Cadence 嘅高級副總裁兼總經理 Paul Cunningham 精準咁描述咗呢個轉變,話係「由輔助工程師嘅 AI,轉變成可以執行真正設計同驗證工作嘅自主虛擬工程師」。
最鏗鏘有力嘅數據係:RTL 驗證週期加速超過 40 倍。一個典型要搞成五個星期、重重複複去證明個設計行得通嘅驗證循環,而家可以壓縮到 唔使一日 就搞掂 。
每個工程師可以透過呢個代理,用 Cadence 自家嘅 Xcelium Logic Simulation 同 Jasper Formal Verification 工具,一次過編排數以百計嘅動態模擬。打個比喻,Cadence 提到淨係喺 NVIDIA,就有成千上萬嘅工程師,每年要燒幾十億個運算鐘頭去行幾百萬個測試;而 ChipStack 代理嘅出現,正正係要大幅壓縮呢啲循環 。
呢個同 2026 年 2 月嘅版本相比,係好大嘅躍進。當時 Cadence 話最多可以提升 10 倍生產力,將以前要搞幾個鐘嘅工作,縮短到幾分鐘之內完成 。今次 Computex 嘅宣布,就係由「輔助式 AI 工作流程」一舉跳入「全自動化作業」,背後嘅意義遠遠超越速度咁簡單。
呢個 Level-5 代理嘅技術骨幹,係由兩項 NVIDIA 嘅特定技術組成 :
代理嘅行動,亦都係建基於 Cadence 本身通過認證、建基於物理定律嘅設計同驗證引擎,提供咗一層純 AI 方案俾唔到嘅信任度。
Level-5 嘅 ChipStack 代理可以獨立處理成個前端工作流程 :
最關鍵嘅係,個代理唔係死板咁跟住預設嘅腳本辦事。佢會一路做一路評估中間結果,自己決定下一步做乜,同埋動態調整策略——呢個先係真正嘅「自主性」,而唔係單純嘅「自動化」。
Computex 呢個宣布唔係忽然爆出嚟。自從 2025 年 11 月收購初創公司 ChipStack 以嚟,Cadence 嘅步伐快得好驚人。2026 年 2 月,ChipStack 作為一個專做前端設計同驗證嘅單一代理工作流程面世 。到咗 2026 年 4 月喺矽谷舉行嘅 CadenceLIVE 大會,公司已經擴展到一個完整嘅產品組合:做模擬設計同移植嘅 ViraStack、做數碼後端實現同簽核嘅 InnoStack,以及作為協調框架、串連起呢啲特定領域代理嘅 AgentStack 。
Level-5 全自動級別,就係呢個極速產品擴張嘅巔峰之作,亦係一個訊號:自主式 AI 已經成為 Cadence 喺 EDA 策略上嘅核心,而唔再係一個實驗性質嘅附加功能。
Cadence 預計,Level-5 全自動功能同 AgentStack 協調框架,會喺 2026 年下半年 交到早期客戶手上 。暫時未公布全面上市嘅日期。對於一班望實競爭環境嘅半導體團隊嚟講,個鐘已經開始倒數:AI 輔助設計 同 AI 自主設計之間嘅差距,即將消失。
呢件事嘅影響,遠遠超出 Cadence 嘅產品線:
晶片設計普及化。Level-5 全自動技術,令到一個工程師可以同時監督多個自主代理,喺唔使按比例增加人頭嘅情況下,大幅擴充驗證嘅吞吐量。對於一個受制於驗證專家數目有限嘅行業嚟講,呢個係一個好大嘅解鎖。
一個新範式:自主虛擬工程師。行業正喺度跨過一道門檻,由 AI 作為助手,轉變為 AI 作為自主工作者。當一個五星期嘅驗證循環變成一日之內可以完成,迭代嘅節奏就從根本上改變咗——可以做出更進取嘅設計,同時令複雜晶片可以更快推出市場。
工業級 AI 代理嘅安全藍圖。NVIDIA OpenShell 提供咗一個範本,展示咗點樣喺高風險、知識產權極之敏感嘅環境入面,部署自主式 AI。政策控制、隔離機制同受管理嘅工具存取權限呢個組合,或者會令到成個半導體行業加快採用 AI,事關安全憂慮一路以嚟都拖慢咗 AI 整合嘅步伐 。
EDA 市場嘅競爭籌碼。Cadence 由收購到達成 Level-5 全自動級別,用咗大概七個月時間,呢個極速擴張訊號表明,自主式 AI 喺 EDA 工具領域,已經變成一張基本嘅入場券。無論係競爭對手定係客戶,都要面對一個新現實:設計速度嘅瓶頸,已經唔再主要受制於工程師嘅人手同時間。