成個策略嘅核心,就係要擺脫對 ASML 極紫外光(EUV)光刻機嘅依賴。由於美國制裁,中國根本買唔到呢啲最先進嘅晶片製造機器。華為半導體業務主管何庭波喺 2026 年 5 月 25 日上海舉行嘅 IEEE 國際電路與系統研討會(ISCAS)上面,正式公布咗呢條新路線圖:目標係 2031 年,用現有嘅深紫外光(DUV)光刻設備,做到晶體管密度等同 1.4 納米製程嘅晶片 。簡單講,就係機器唔換,玩法換晒。
Tau(τ)縮放定律係華為提出嚟取代摩爾定律(Moore's Law)嘅新標準。過去幾十年,業界鬥嘅係「晶體管可以做幾細」,但華為而家話,真正應該優化嘅係「訊號傳輸延遲時間」——即係數據喺晶片入面同系統之間傳送有幾快 。
呢個定律要同時喺四個層面壓縮呢個時間常數 τ:元件層面(減少電阻同寄生電容)、電路層面(透過 LogicFolding 縮短關鍵路徑佈線)、晶片層面(軟件、架構同晶片協同設計),同埋系統層面 。華為官方講法係,呢個係「半導體同電子系統演進嘅新指導原則」。換句話講,佢哋唔再追住 TSMC、Samsung 背後嗰套 EUV 光刻路線跑,而係自己開咗條新賽道。
LogicFolding 就係 Tau 縮放定律嘅實體化技術。佢係一種垂直 3D 邏輯堆疊技術,將邏輯電路好似摺紙咁一層層疊起嚟,等訊號唔使喺平面上面走咁遠,大幅減少電阻同電容造成嘅延遲 。華為聲稱,呢個做法可以令晶體管密度比起傳統平面設計提升 55%,高效能核心嘅能源效率提升 41% 。
根據路線圖,第一款採用雙層堆疊嘅晶片會喺 2026 年秋季推出,好大機會用喺 Mate 90 系列嘅新 Kirin 處理器上面;到 2031 年會發展到三層堆疊,屆時晶體管密度就可以追到 TSMC 同 Samsung 用 EUV 做到嘅 1.4 納米節點水平 。關鍵係,全程都唔使用 EUV 光刻機 。
口號好響,但現實好骨感。首先,個 55% 密度增長係華為自己講嘅,未有獨立第三方驗證過 。實驗室做到嘅數據,放落去要生產幾百萬粒晶片嘅產線上面會唔會走樣,冇人知。路透社嘅分析都話,呢條路「畀咗中國一條喺美國制裁下建造尖端晶片嘅路」,但係咪真正突破「仍然有待觀察」。
其次,LogicFolding 面對嘅實際挑戰好大。垂直堆疊邏輯電路會令散熱難度幾何級數上升;支援呢種新架構嘅設計工具生態圈仲未成熟;而三層邏輯晶片嘅量產良率,喺商業規模上根本未驗證過 。
Nvidia 行政總裁黃仁勳雖然話華為嘅工作係「一個突破」,但佢補咗句:「對 TSMC 唔構成威脅」,因為 TSMC 玩咗先進 3D 封裝好多年,真正嘅難關係大規模量產 。2026 年秋季粒 Kirin 晶片,就係 LogicFolding 嘅第一張成績表,到時就知呢啲聲稱嘅密度增長,喺現實量產壓力下仲剩幾多 。
對於南韓兩大晶片廠,影響好唔同。
三星因為直接同 TSMC 喺尖端代工市場競爭,所以 LogicFolding 對佢嘅威脅比較直接。如果成功,華為就可以用國內或者其他非 EUV 嘅代工渠道,生產出有競爭力嘅 AI 同伺服器級邏輯晶片,變相削弱三星靠 EUV 設備建立嘅製程優勢,仲會令代工市場嘅價格壓力加大 。
SK Hynix 就比較間接。LogicFolding 係針對邏輯晶片嘅架構,唔係直接搞 DRAM 或者高頻寬記憶體(HBM)。SK Hynix 嘅核心記憶體業務唔係首要目標。但係,如果華為真係砌到一個有競爭力嘅 AI 晶片生態系統,中國公司就會減少依賴非中國晶片供應商,長遠嚟講,對 SK Hynix 供應畀呢啲系統嘅先進記憶體需求都有可能降溫 。
Tau 縮放定律同 LogicFolding 反映出一個遠比「追製程」更宏大嘅策略:中國而家想重新定義「晶片進步」嘅標準。與其喺 ASML、TSMC、三星設定嘅 EUV 戰場上面死追,華為選擇直接換咗個戰場——唔再鬥納米數字,鬥嘅係時間、係訊號傳輸速度 。
呢種架構上嘅「彎道超車」,係成個中國半導體自給自足大策略嘅一部份,涵蓋元件、電路、晶片同系統層面嘅全面優化,唔再係單單死追光刻技術 。同時,呢個公布都係向華盛頓放出一個訊號:你嘅出口管制確實令我哋好痛,但亦都逼到我哋將龐大資源塞晒入去另闢蹊徑。徐直軍公開「多謝」制裁,就係想話畀全世界聽,呢種壓力反噬咗 。
揀喺上海嘅 IEEE 大會上面公布,更加係一個經過計算嘅姿態,表明華為就算冇西方最先進工具,都一定要留喺尖端半導體嘅討論圈子入面 。對於華盛頓嘅政策制定者、首爾同新竹嘅競爭對手嚟講,而家要問嘅問題已經唔係「中國會唔會搵到繞過制裁嘅方法」,而係「呢啲繞道方法幾快會變得有競爭力」。