答案已發布4 個月前Last edited 3 個月前21 來源

華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18] 配套架構 LogicFolding 會重新排列電路，縮短訊號傳輸路徑，減少電阻同電容負載，提升效能同晶體管密度。[6][18] 華為表示相關設計理念已經用喺過去數百款晶片，未來 Kirin 手機處理器亦會率先採用。[4][18]

發布者使用 GPT-5.5 編輯圖片由 GPT Image 2 生成

使用 Studio Global AI 搜尋並查核事實瀏覽更多熱門頁面

研究答案

重點

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18]
配套架構 LogicFolding 會重新排列電路，縮短訊號傳輸路徑，減少電阻同電容負載，提升效能同晶體管密度。[6][18]
華為表示相關設計理念已經用喺過去數百款晶片，未來 Kirin 手機處理器亦會率先採用。[4][18]
由於美國出口管制限制中國取得 EUV 光刻機，呢類設計主導嘅技術路線被視為中國半導體自立的重要策略。[2][41]

Concept illustration of Huawei Tau Scaling Law and LogicFolding chip architecture — How does Huawei’s newly announced Tau (τ) Scaling Law and LogicFolding chip architecture aim to achieve transistor density equivalent to a 1Huawei’s Tau (τ) Scaling Law proposes improving chips through architectural “time scaling” and LogicFolding rather than relying only on smaller transistor geometries.
AI 提示
Create a landscape editorial hero image for this Studio Global article: How does Huawei’s newly announced Tau (τ) Scaling Law and LogicFolding chip architecture aim to achieve transistor density equivalent to a 1. Article summary: Huawei says its new Tau (τ) Scaling Law is a way to keep improving chip capability without relying only on ever-smaller manufacturing nodes, and it claims this could let it design chips with transistor density equivalent. Topic tags: general, general web, news, user generated. Reference image context from search candidates: Reference image 1: visual subject "## China's Huawei Technologies ‌expects to design high-end chips by 2031 with transistor density equivalent to 1.4-nanometre processes, despite U.S. sanctions that have made it har" source context "UPDATE 1-Huawei proposes new path for chip development amid ..." Reference image 2: visual subject "## China's
openai.com

半導體進步唔再只靠「縮細」？

多年以來，晶片產業一直依循 摩爾定律（Moore’s Law）：透過不斷縮小晶體管尺寸，將更多元件塞入同一塊晶片，以提升效能同能源效率。

但對華為而言，呢條路近年遇到兩個重大障礙：

晶體管微縮本身已經愈來愈接近物理同成本極限
美國主導嘅出口管制限制中國取得最先進嘅半導體設備，例如 EUV（極紫外光）光刻機

目前華為主要合作嘅晶圓廠 中芯國際（SMIC），先進製程大約仍停留喺 7nm 級別，同全球領先廠商例如台積電仲有幾代差距。

Studio Global AI

繼續你的研究

此頁麵包含一個有來源支援的答案，您可以在 Studio Global 內繼續。

使用 Studio Global AI 搜尋並查核事實

人們還問

「華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？」的簡短答案是什麼？

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18]

首先要驗證的關鍵點是什麼？

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18] 配套架構 LogicFolding 會重新排列電路，縮短訊號傳輸路徑，減少電阻同電容負載，提升效能同晶體管密度。[6][18]

接下來在實務上我該做什麼？

華為表示相關設計理念已經用喺過去數百款晶片，未來 Kirin 手機處理器亦會率先採用。[4][18]

來源

答案已發布4 個月前Last edited 3 個月前21 來源

華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？

發布者使用 GPT-5.5 編輯圖片由 GPT Image 2 生成

使用 Studio Global AI 搜尋並查核事實瀏覽更多熱門頁面

研究答案

重點

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18]
配套架構 LogicFolding 會重新排列電路，縮短訊號傳輸路徑，減少電阻同電容負載，提升效能同晶體管密度。[6][18]
華為表示相關設計理念已經用喺過去數百款晶片，未來 Kirin 手機處理器亦會率先採用。[4][18]
由於美國出口管制限制中國取得 EUV 光刻機，呢類設計主導嘅技術路線被視為中國半導體自立的重要策略。[2][41]

半導體進步唔再只靠「縮細」？

多年以來，晶片產業一直依循 摩爾定律（Moore’s Law）：透過不斷縮小晶體管尺寸，將更多元件塞入同一塊晶片，以提升效能同能源效率。

但對華為而言，呢條路近年遇到兩個重大障礙：

晶體管微縮本身已經愈來愈接近物理同成本極限
美國主導嘅出口管制限制中國取得最先進嘅半導體設備，例如 EUV（極紫外光）光刻機

目前華為主要合作嘅晶圓廠 中芯國際（SMIC），先進製程大約仍停留喺 7nm 級別，同全球領先廠商例如台積電仲有幾代差距。

Studio Global AI

繼續你的研究

此頁麵包含一個有來源支援的答案，您可以在 Studio Global 內繼續。

使用 Studio Global AI 搜尋並查核事實

人們還問

「華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？」的簡短答案是什麼？

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18]

首先要驗證的關鍵點是什麼？

接下來在實務上我該做什麼？

華為表示相關設計理念已經用喺過去數百款晶片，未來 Kirin 手機處理器亦會率先採用。[4][18]

華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？

重點

半導體進步唔再只靠「縮細」？

繼續你的研究

人們還問

「華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？」的簡短答案是什麼？

首先要驗證的關鍵點是什麼？

接下來在實務上我該做什麼？

來源

華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？

重點

半導體進步唔再只靠「縮細」？

繼續你的研究

人們還問

「華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？」的簡短答案是什麼？

首先要驗證的關鍵點是什麼？

接下來在實務上我該做什麼？

來源

Tau（τ）縮放定律：由幾何縮放轉向「時間縮放」

LogicFolding：實際落地嘅晶片架構

已經應用喺數百款晶片

為何對中國半導體戰略咁重要

仍然有待驗證

更大趨勢：後摩爾時代的晶片設計