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華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18] 配套架構 LogicFolding 會重新排列電路，縮短訊號傳輸路徑，減少電阻同電容負載，提升效能同晶體管密度。[6][18] 華為表示相關設計理念已經用喺過去數百款晶片，未來 Kirin 手機處理器亦會率先採用。[4][18]

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Concept illustration of Huawei Tau Scaling Law and LogicFolding chip architecture — How does Huawei’s newly announced Tau (τ) Scaling Law and LogicFolding chip architecture aim to achieve transistor density equivalent to a 1Huawei’s Tau (τ) Scaling Law proposes improving chips through architectural “time scaling” and LogicFolding rather than relying only on smaller transistor geometries.
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Create a landscape editorial hero image for this Studio Global article: How does Huawei’s newly announced Tau (τ) Scaling Law and LogicFolding chip architecture aim to achieve transistor density equivalent to a 1. Article summary: Huawei says its new Tau (τ) Scaling Law is a way to keep improving chip capability without relying only on ever-smaller manufacturing nodes, and it claims this could let it design chips with transistor density equivalent. Topic tags: general, general web, news, user generated. Reference image context from search candidates: Reference image 1: visual subject "## China's Huawei Technologies ‌expects to design high-end chips by 2031 with transistor density equivalent to 1.4-nanometre processes, despite U.S. sanctions that have made it har" source context "UPDATE 1-Huawei proposes new path for chip development amid ..." Reference image 2: visual subject "## China's
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半導體進步唔再只靠「縮細」？

多年以來，晶片產業一直依循 摩爾定律（Moore’s Law）：透過不斷縮小晶體管尺寸，將更多元件塞入同一塊晶片，以提升效能同能源效率。

但對華為而言，呢條路近年遇到兩個重大障礙：

晶體管微縮本身已經愈來愈接近物理同成本極限
美國主導嘅出口管制限制中國取得最先進嘅半導體設備，例如 EUV（極紫外光）光刻機

目前華為主要合作嘅晶圓廠 中芯國際（SMIC），先進製程大約仍停留喺 7nm 級別，同全球領先廠商例如台積電仲有幾代差距。

喺呢個背景下，華為開始強調：透過設計同架構創新，而唔只係製程微縮，去提升晶片能力。

Tau（τ）縮放定律：由幾何縮放轉向「時間縮放」

2026 年，華為喺 IEEE 國際電路與系統研討會（ISCAS） 上提出一個新概念——Tau（τ）縮放定律。

核心思想係：

傳統模式：幾何縮放（Geometric Scaling） → 將晶體管物理尺寸縮細
新模式：時間縮放（Time Scaling） → 減少訊號喺晶片同系統中傳遞所需時間

簡單講，呢個理論認為如果可以持續降低系統嘅 時間常數（τ）——即係訊號延遲——就可以令整體運算效率同密度提升，即使晶體管尺寸本身冇明顯縮細。

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華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18]

What are the key points to validate first?

華為提出 Tau（τ）縮放定律，主張用「時間縮放」而唔係只靠晶體管尺寸縮小，目標 2031 年達到等效 1.4nm 晶片密度。[6][18] 配套架構 LogicFolding 會重新排列電路，縮短訊號傳輸路徑，減少電阻同電容負載，提升效能同晶體管密度。[6][18]

What should I do next in practice?

華為表示相關設計理念已經用喺過去數百款晶片，未來 Kirin 手機處理器亦會率先採用。[4][18]

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華為 Tau（τ）縮放定律：唔靠極限製程，真係可以做到 1.4nm 等效晶片？

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Tau（τ）縮放定律：由幾何縮放轉向「時間縮放」

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LogicFolding：實際落地嘅晶片架構

已經應用喺數百款晶片

為何對中國半導體戰略咁重要

仍然有待驗證

更大趨勢：後摩爾時代的晶片設計