華為將 Kirin 9050 Pro 定位為首款商用 LogicFolding 手機處理器，亦係旗下 Tau（τ）Scaling Law 嘅首次落地。重點唔係話製程微縮從此冇用，而係晶片要繼續提升效能，除咗「橫向」縮細晶體管，仲可以將經常溝通嘅電路搬到上下不同層，縮短信號行走距離。 1718

核心思路：由縮細幾何尺寸，轉向壓低延遲 τ

傳統晶片 scaling 主要靠縮小晶體管嘅橫向尺寸。華為喺 IEEE ISCAS 2026 提出嘅 Tau Scaling Law，則將焦點放喺系統性降低特徵訊號延遲時間 τ，覆蓋元件、電路、晶片同系統幾個層面。 1819

LogicFolding 就係電路層面嘅做法：唔再只喺一層矽平面上鋪開邏輯，改為將選定模組放入垂直層級，並用垂直互連溝通。當關鍵訊號路徑變短，連線電阻同寄生電容帶來嘅負擔理論上都會下降，從而壓低延遲。 1819

可以將佢理解成由單層辦公室搬去複式單位：原本相隔幾個走廊嘅部門，變成上下層搭「升降機」直達。呢個係佈局同封裝策略，唔等於晶片自動變成更先進製程節點。

Kirin 9050 Pro 點樣「摺」邏輯？

相關報道形容 Kirin 9050 Pro 使用兩塊活躍 die 作垂直堆疊，垂直互連間距約為 1.5 微米。概念係將高頻溝通嘅功能單元擺得更近，避免訊號喺平面上兜遠路。

華為及相關報道稱，呢種安排可令高速網絡嘅資料路徑縮短約 55%。華為官方亦確認，LogicFolding 會將選定邏輯區塊分佈於垂直平面，以提升晶體管密度、效能同能源效率。 1718

華為聲稱有幾大提升？要點樣睇

現時流傳嘅技術數據指，晶體管密度由每平方毫米約 1.55 億增至 2.38 億，即增加約 54%；SRAM 頻率則據稱提高超過 40%。另有報道引述公司資料，指 NPU、GPU 及高效能 CPU 核心喺特定工作負載下，功耗分別減少約 66%、58% 同 41%。 16

呢啲都應視為華為聲稱，或根據華為資料整理嘅報道，唔係已經由獨立機構重複驗證嘅結果。華為亦稱 Mate XT 2 整機表現較上一代提高 42%；報道則指效能核心時脈為 3.1 GHz。 613

功能方面，Kirin 9050 Pro 配備支援硬件光線追蹤嘅 GPU，NPU 則支援裝置端多模態 mixture-of-experts（MoE，混合專家模型）能力。Mate XT 2 採用 HarmonyOS 7.0；編譯器、執行環境與記憶體管理如何配合，會直接影響縮短訊號路徑最終能否轉化成實際 app 體驗。 120

3D 堆疊最大難題：散熱唔係小事

將活躍電路一層層疊高，熱量亦更難散走。華為被指採用「熱感知分區」思路，即避免高發熱模組喺空間位置同運作時間上過度重疊，以減少局部熱點。

不過，所謂功率密度稍低、運作較涼等說法，目前未足以作定論。對 3D 邏輯設計而言，短時間 benchmark 跑得快只係一部分；長時間同時推 CPU、GPU、NPU 時，會唔會降頻、機身有幾熱，先至係用家真正會感受到嘅考驗。

Mate XT 2 係起點，唔係終點

Kirin 9050 Pro 率先喺 Mate XT 2 登場，華為稱之為 LogicFolding 首次商用。 17 意義唔止係一部三摺機換咗新 SoC，而係將 Tau Scaling Law 由架構概念帶到必須量產、測試同長期穩定運作嘅消費產品。

華為希望將呢種方法延伸到日後晶片與系統；不過，成敗唔會只取決於晶體管密度。

仲有咩需要第三方拆解及實測？

要全面評價 LogicFolding，現階段仍缺少獨立 teardown 同長時間量測。特別要留意以下四點：

1. 垂直接駁嘅延遲與頻寬：理論上路徑短咗，實際資料流量下係咪真係快得出？
2. 良率、成本與可測試性：兩塊活躍 die 加上密集互連，會提高製造與測試難度。
3. 封裝可靠性：垂直連接要經得起長年熱脹冷縮同日常使用。
4. 持續效能與散熱：CPU、GPU、NPU 要喺長時間負載下測試，而唔係只睇一兩輪跑分。

總結而言，LogicFolding 係一條結合封裝、架構同軟件協同設計嘅 scaling 路線：把最需要頻繁溝通嘅邏輯放近啲，再圍繞呢個 3D 佈局優化系統。Kirin 9050 Pro 係佢首次公開商用試金石；華為關於延遲、功耗、散熱同量產效益嘅說法，仍要等獨立分析先可以落實。

華為將 Kirin 9050 Pro 定位為首款商用 LogicFolding 手機處理器，亦係旗下 Tau（τ）Scaling Law 嘅首次落地。重點唔係話製程微縮從此冇用，而係晶片要繼續提升效能，除咗「橫向」縮細晶體管，仲可以將經常溝通嘅電路搬到上下不同層，縮短信號行走距離。 1718

核心思路：由縮細幾何尺寸，轉向壓低延遲 τ

傳統晶片 scaling 主要靠縮小晶體管嘅橫向尺寸。華為喺 IEEE ISCAS 2026 提出嘅 Tau Scaling Law，則將焦點放喺系統性降低特徵訊號延遲時間 τ，覆蓋元件、電路、晶片同系統幾個層面。 1819

LogicFolding 就係電路層面嘅做法：唔再只喺一層矽平面上鋪開邏輯，改為將選定模組放入垂直層級，並用垂直互連溝通。當關鍵訊號路徑變短，連線電阻同寄生電容帶來嘅負擔理論上都會下降，從而壓低延遲。 1819

可以將佢理解成由單層辦公室搬去複式單位：原本相隔幾個走廊嘅部門，變成上下層搭「升降機」直達。呢個係佈局同封裝策略，唔等於晶片自動變成更先進製程節點。

Kirin 9050 Pro 點樣「摺」邏輯？

相關報道形容 Kirin 9050 Pro 使用兩塊活躍 die 作垂直堆疊，垂直互連間距約為 1.5 微米。概念係將高頻溝通嘅功能單元擺得更近，避免訊號喺平面上兜遠路。

華為及相關報道稱，呢種安排可令高速網絡嘅資料路徑縮短約 55%。華為官方亦確認，LogicFolding 會將選定邏輯區塊分佈於垂直平面，以提升晶體管密度、效能同能源效率。 1718

華為聲稱有幾大提升？要點樣睇

現時流傳嘅技術數據指，晶體管密度由每平方毫米約 1.55 億增至 2.38 億，即增加約 54%；SRAM 頻率則據稱提高超過 40%。另有報道引述公司資料，指 NPU、GPU 及高效能 CPU 核心喺特定工作負載下，功耗分別減少約 66%、58% 同 41%。 16

呢啲都應視為華為聲稱，或根據華為資料整理嘅報道，唔係已經由獨立機構重複驗證嘅結果。華為亦稱 Mate XT 2 整機表現較上一代提高 42%；報道則指效能核心時脈為 3.1 GHz。 613

功能方面，Kirin 9050 Pro 配備支援硬件光線追蹤嘅 GPU，NPU 則支援裝置端多模態 mixture-of-experts（MoE，混合專家模型）能力。Mate XT 2 採用 HarmonyOS 7.0；編譯器、執行環境與記憶體管理如何配合，會直接影響縮短訊號路徑最終能否轉化成實際 app 體驗。 120

3D 堆疊最大難題：散熱唔係小事

將活躍電路一層層疊高，熱量亦更難散走。華為被指採用「熱感知分區」思路，即避免高發熱模組喺空間位置同運作時間上過度重疊，以減少局部熱點。

不過，所謂功率密度稍低、運作較涼等說法，目前未足以作定論。對 3D 邏輯設計而言，短時間 benchmark 跑得快只係一部分；長時間同時推 CPU、GPU、NPU 時，會唔會降頻、機身有幾熱，先至係用家真正會感受到嘅考驗。

Mate XT 2 係起點，唔係終點

Kirin 9050 Pro 率先喺 Mate XT 2 登場，華為稱之為 LogicFolding 首次商用。 17 意義唔止係一部三摺機換咗新 SoC，而係將 Tau Scaling Law 由架構概念帶到必須量產、測試同長期穩定運作嘅消費產品。

華為希望將呢種方法延伸到日後晶片與系統；不過，成敗唔會只取決於晶體管密度。

仲有咩需要第三方拆解及實測？

要全面評價 LogicFolding，現階段仍缺少獨立 teardown 同長時間量測。特別要留意以下四點：

1. 垂直接駁嘅延遲與頻寬：理論上路徑短咗，實際資料流量下係咪真係快得出？
2. 良率、成本與可測試性：兩塊活躍 die 加上密集互連，會提高製造與測試難度。
3. 封裝可靠性：垂直連接要經得起長年熱脹冷縮同日常使用。
4. 持續效能與散熱：CPU、GPU、NPU 要喺長時間負載下測試，而唔係只睇一兩輪跑分。

總結而言，LogicFolding 係一條結合封裝、架構同軟件協同設計嘅 scaling 路線：把最需要頻繁溝通嘅邏輯放近啲，再圍繞呢個 3D 佈局優化系統。Kirin 9050 Pro 係佢首次公開商用試金石；華為關於延遲、功耗、散熱同量產效益嘅說法，仍要等獨立分析先可以落實。