華為半導體業務負責人何庭波的研究，將 Kirin 2026 定位為 τ（tau）Scaling 的首次實測驗證。重點並非「垂直整合天然會令晶片更凍」，而是 LogicFolding 可縮短訊號路徑及降低時脈分配成本，令更高密度的晶片在完成同一工作時，仍有機會用較少電力。現有數據主要來自公司 preprint 的量測結果，並非獨立機構作出的完整散熱認證。 14

最核心的實測數字

華為將 Kirin 2026 與上一代平面式設計比較，稱晶體管密度由約 每平方毫米 1.55 億個增至 2.38 億個，即約 55%。在相同性能的測試條件下，華為報告以下功耗跌幅： 12

• NPU 減 66%
• GPU 減 58%
• CPU 性能核心減 41%

這些數字回應了「3D 邏輯密度更高就必然更熱」的疑慮：如同一工作量的耗電確實較低，在該運作點需要排走的總熱能便有可能較少。不過，這不等於每種負載、每種封裝設計，或者每一個局部熱點都必然更涼。 16

為何 NPU 的收益最大？

在同樣 29 TOPS 的工作量下，華為稱 Kirin 2026 的 NPU 時脈可降低 63%，電壓由 0.85V 降至 0.55V，功率密度約降低 73%；若轉為性能優先的運作點，NPU 最高可達 70 TOPS。 120

道理是：關鍵訊號路徑縮短後，設計有更多 timing margin（時序餘裕）。在維持同等吞吐量下，設計者可選擇降低時脈，並進一步下調電壓。動態功耗對電壓及頻率都相當敏感，所以兩者一齊下降，節能效果可以很明顯。

不過，70 TOPS 也正好說明另一面：這些時序餘裕亦可拿去換取更高速度，而不是慳電。因此，τ Scaling 並非一條「自動節能」定律。

GPU 與 CPU：為何減幅不同？

GPU 方面，華為稱它能以約低 200mV 的電壓維持 61 fps，並在相同性能下減少 58% 功耗。 321

NPU 與 GPU 高度平行，並涉及大量資料傳輸及時脈分配；當實體設計能縮短長距離互連時，這類單元較可能受惠。相比之下，CPU 性能核心有更複雜的控制相依、快取及延遲限制。這是解釋其報稱僅減 41% 功耗的一個合理技術推論，但並不是對量測結果的獨立因果驗證。 1

LogicFolding 實際做了甚麼？

LogicFolding 將原本主要平面排列的電路，分布到多個主動垂直層，並以 hybrid bonding（混合鍵合）連接，目標是把部分長距離水平接線變成短距離垂直接線。華為將 τ 定義為關鍵路徑的訊號傳播時間，並把 LogicFolding 視為壓縮這種延遲的方法。 14

按論文說法，折疊後路徑的接線長度通常可減少 20%，關鍵路徑最高可減 70%；在一個受測區塊內，時脈接線減少 28%，clock buffer 數目則由約 43,600 個降至 19,000 個。 1

意義不只在速度。接線變短、buffer 變少，意味着需要反覆充放電的電容可減少，因而降低互連及時脈分配的能源成本。這正是華為用來連結「較短關鍵路徑」與「較低電壓、較低功耗」的技術脈絡。

文中提到 hybrid-bond pitch 約 1.5 μm，以及約 5,000 萬條垂直連接，反映這不是將獨立 die 粗略堆疊，而是更細粒度的整合。更細的 pitch 理論上可讓更多連接移到垂直方向，但製造、對位、良率及設計難度亦會同步上升。 14

DSP 這個反例：功耗低了，功率密度卻高了

DSP 是解讀這些結果時最不能忽略的保留。早期 folded DSP 據稱將總功耗減少 25%，但功率密度卻增加 24%，原因是面積縮小得比功耗更快。 2022

這清楚分開兩個常被混為一談的概念：

• 總功耗：一個區塊消耗多少 Watt。
• 功率密度：每單位面積集中多少 Watt。

後者直接關乎局部 hot spot（熱點）及局部散熱上限。華為提及 Kirin 2027 DSP 的下一步是減少 47% 功耗，並把功率密度降至平面式基準以下；但這應視為後續目標或公司報告的後續結果，而非 Kirin 2026 已經完成的驗證。 2025

數據證明了甚麼，未證明甚麼？

現有資料支持一個較具體的結論：在這個實作及指定的相同性能工作負載下，重新安排互連拓撲，似乎可同時提高密度，並降低若干重要運算區塊的功耗。這為不依賴即時轉換新製程節點的 post-Moore 改進，提供了一條可能路徑。 14

但它未能證明：

• 每一種 3D 邏輯堆疊都會更慳電或更涼；
• 區塊功耗下降，等於整個封裝已完成全面熱評估；
• 在長時間負載、不同環境溫度或其他頻率設定下，收益仍會一樣；
• 未來採用更細 bonding pitch 時，良率與成本都能接受。

τ Scaling 的核心是把訊號傳播時間當成設計變數：延遲縮短，便多一個在功耗與性能之間取捨的空間。可是，若設計者把所有 timing margin 都換成更高時脈，節能與散熱優勢便可能縮小，甚至消失。

技術挑戰亦仍然不少，包括晶圓翹曲、各層精準對位、更細鍵合間距下的缺陷與良率、供電、訊號完整性，以及要同時優化熱、電與實體限制的 EDA 工具。總結而言，Kirin 2026 是一項頗值得留意的訊號：3D 整合可以用來提升能源效率；但它不是「3D 邏輯散熱問題已徹底解決」的最終證明。 16

華為半導體業務負責人何庭波的研究，將 Kirin 2026 定位為 τ（tau）Scaling 的首次實測驗證。重點並非「垂直整合天然會令晶片更凍」，而是 LogicFolding 可縮短訊號路徑及降低時脈分配成本，令更高密度的晶片在完成同一工作時，仍有機會用較少電力。現有數據主要來自公司 preprint 的量測結果，並非獨立機構作出的完整散熱認證。 14

最核心的實測數字

華為將 Kirin 2026 與上一代平面式設計比較，稱晶體管密度由約 每平方毫米 1.55 億個增至 2.38 億個，即約 55%。在相同性能的測試條件下，華為報告以下功耗跌幅： 12

• NPU 減 66%
• GPU 減 58%
• CPU 性能核心減 41%

這些數字回應了「3D 邏輯密度更高就必然更熱」的疑慮：如同一工作量的耗電確實較低，在該運作點需要排走的總熱能便有可能較少。不過，這不等於每種負載、每種封裝設計，或者每一個局部熱點都必然更涼。 16

為何 NPU 的收益最大？

在同樣 29 TOPS 的工作量下，華為稱 Kirin 2026 的 NPU 時脈可降低 63%，電壓由 0.85V 降至 0.55V，功率密度約降低 73%；若轉為性能優先的運作點，NPU 最高可達 70 TOPS。 120

道理是：關鍵訊號路徑縮短後，設計有更多 timing margin（時序餘裕）。在維持同等吞吐量下，設計者可選擇降低時脈，並進一步下調電壓。動態功耗對電壓及頻率都相當敏感，所以兩者一齊下降，節能效果可以很明顯。

不過，70 TOPS 也正好說明另一面：這些時序餘裕亦可拿去換取更高速度，而不是慳電。因此，τ Scaling 並非一條「自動節能」定律。

GPU 與 CPU：為何減幅不同？

GPU 方面，華為稱它能以約低 200mV 的電壓維持 61 fps，並在相同性能下減少 58% 功耗。 321

NPU 與 GPU 高度平行，並涉及大量資料傳輸及時脈分配；當實體設計能縮短長距離互連時，這類單元較可能受惠。相比之下，CPU 性能核心有更複雜的控制相依、快取及延遲限制。這是解釋其報稱僅減 41% 功耗的一個合理技術推論，但並不是對量測結果的獨立因果驗證。 1

LogicFolding 實際做了甚麼？

LogicFolding 將原本主要平面排列的電路，分布到多個主動垂直層，並以 hybrid bonding（混合鍵合）連接，目標是把部分長距離水平接線變成短距離垂直接線。華為將 τ 定義為關鍵路徑的訊號傳播時間，並把 LogicFolding 視為壓縮這種延遲的方法。 14

按論文說法，折疊後路徑的接線長度通常可減少 20%，關鍵路徑最高可減 70%；在一個受測區塊內，時脈接線減少 28%，clock buffer 數目則由約 43,600 個降至 19,000 個。 1

意義不只在速度。接線變短、buffer 變少，意味着需要反覆充放電的電容可減少，因而降低互連及時脈分配的能源成本。這正是華為用來連結「較短關鍵路徑」與「較低電壓、較低功耗」的技術脈絡。

文中提到 hybrid-bond pitch 約 1.5 μm，以及約 5,000 萬條垂直連接，反映這不是將獨立 die 粗略堆疊，而是更細粒度的整合。更細的 pitch 理論上可讓更多連接移到垂直方向，但製造、對位、良率及設計難度亦會同步上升。 14

DSP 這個反例：功耗低了，功率密度卻高了

DSP 是解讀這些結果時最不能忽略的保留。早期 folded DSP 據稱將總功耗減少 25%，但功率密度卻增加 24%，原因是面積縮小得比功耗更快。 2022

這清楚分開兩個常被混為一談的概念：

• 總功耗：一個區塊消耗多少 Watt。
• 功率密度：每單位面積集中多少 Watt。

後者直接關乎局部 hot spot（熱點）及局部散熱上限。華為提及 Kirin 2027 DSP 的下一步是減少 47% 功耗，並把功率密度降至平面式基準以下；但這應視為後續目標或公司報告的後續結果，而非 Kirin 2026 已經完成的驗證。 2025

數據證明了甚麼，未證明甚麼？

現有資料支持一個較具體的結論：在這個實作及指定的相同性能工作負載下，重新安排互連拓撲，似乎可同時提高密度，並降低若干重要運算區塊的功耗。這為不依賴即時轉換新製程節點的 post-Moore 改進，提供了一條可能路徑。 14

但它未能證明：

• 每一種 3D 邏輯堆疊都會更慳電或更涼；
• 區塊功耗下降，等於整個封裝已完成全面熱評估；
• 在長時間負載、不同環境溫度或其他頻率設定下，收益仍會一樣；
• 未來採用更細 bonding pitch 時，良率與成本都能接受。

τ Scaling 的核心是把訊號傳播時間當成設計變數：延遲縮短，便多一個在功耗與性能之間取捨的空間。可是，若設計者把所有 timing margin 都換成更高時脈，節能與散熱優勢便可能縮小，甚至消失。

技術挑戰亦仍然不少，包括晶圓翹曲、各層精準對位、更細鍵合間距下的缺陷與良率、供電、訊號完整性，以及要同時優化熱、電與實體限制的 EDA 工具。總結而言，Kirin 2026 是一項頗值得留意的訊號：3D 整合可以用來提升能源效率；但它不是「3D 邏輯散熱問題已徹底解決」的最終證明。 16