二维晶体管进入晶圆厂：ASML、台积电与Imec在300mm晶圆上实现50纳米集成

多年来，半导体行业一直将二维材料——仅几个原子厚的物质——视为突破硅的物理极限、延续逻辑晶体管微缩的潜在路径。然而，最大的瓶颈始终在于制造环节。如何让这些脆弱的材料在标准的300毫米晶圆上，以媲美尖端硅工艺的尺寸稳定工作，过去看起来像是一个遥不可及的目标。

如今，这个距离已被大幅缩短。2026年6月，在IEEE/JSAP超大规模集成电路技术与电路研讨会（VLSI 2026）上，由比利时微电子研究中心（imec）、荷兰光刻机巨头ASML与全球晶圆代工龙头台积电（TSMC）组成的联盟，首次展示了业界首例成果：使用二维通道材料制造的微型化n型和p型场效晶体管，并完全集成在300毫米晶圆上，其接触栅极间距（CPP，Contacted Poly Pitch）仅50纳米 。

这不仅仅是又一次实验室里的概念验证。这是历史上首次将互补型二维晶体管——包括nFET和pFET——同时制造在标准量产尺寸的晶圆上，且达到了被业界普遍视作从学术研究走向工业制造“敲门砖”的栅极间距尺寸 。

他们究竟制造出了什么？

研究团队展示了两种互补的器件类型，采用了不同的原子级厚度通道材料 ：

• n型场效晶体管（nFETs）：通道材料使用 MoS₂（二硫化钼）。
• p型场效晶体管（pFETs）：通道材料使用 WS₂（二硫化钨）或 WSe₂（二硒化钨）。

所有器件都制造在同一片300毫米硅晶圆上，采用的是一套可扩展、且与后段制程兼容的集成流程 。这其中，选择钨基材料的pFET尤其值得注意。因为就在此前的2025年IEEE国际电子器件会议（IEDM 2025）上，Imec刚刚公布了使用单层WSe₂的p型晶体管创纪录性能数据，其驱动电流最高可达690µA/µm 。

核心数字：50纳米接触栅极间距

此次突破的头号指标，是nFET和pFET器件共同实现的 50纳米CPP 。在芯片制造中，接触栅极间距是衡量晶体管密度最重要的标尺之一，直接反映出逻辑制程的微缩能力有多激进。

为了说明这个数字的份量：当今业界最先进的硅制程节点，其栅极间距也仅在50纳米以下运行。能在300毫米晶圆上展示出50纳米CPP的二维晶体管，证明了这些特殊材料完全有资格“上场踢球”，不仅是在微小的科研样品上，而是在所有高产能晶圆厂都采用的标准晶圆规格上 。

一套集成方案，三项里程碑

三方联合工作的具体成果可以归纳为三个可量化的重大进展，清晰地将二维材料研究推进到了一个全新的阶段 ：

1. 全球首次在300毫米晶圆上展示出50纳米CPP的微型化nFET与pFET器件。
2. 两种极性的晶体管在栅极电压为零时（Vg=0V），均显示出极低的关态电流（Ioff）。
3. 采用WSe₂通道的pFET器件性能，已趋近于那些创下纪录的实验室级理想器件所展现的水平，验证了整个集成流程成功保留了材料的优异品质。

此外，这套类似互补金属氧化物半导体（CMOS）工艺的集成方式，在全晶圆范围内达到了高达94%的可操作晶体管（定义为Imax/Imin大于10⁵），有力地证明了该流程的稳健性与稳定性 。

实现这一切的制程组合

是什么技术让这种“从实验室到晶圆厂”的跳跃成为可能？该联盟开发了一套新颖的集成方法，专门为过渡金属二硫族化物（TMDs）这种用作晶体管通道的二维材料而设计 。该流程包含了几项对工业可行性至关重要的制程模块 ：

• 极紫外光（EUV）光刻：用于刻画50纳米间距所需的微小特征。
• TMDC材料转移技术：适用于全尺寸晶圆的转移方案。
• 高介电常数（High-k）绝缘层集成：用于栅极堆叠的制备。
• **通道隔离与先进的化学机械平坦化（CMP）**步骤。

正是这种将标准半导体工艺设备与专门定制的二维材料处理手法相结合的方式，使得这项成果成为真正意义上的制造技术突破，而不仅仅是一次材料科学展示。

同时攻克的两大障碍

若要二维晶体管有朝一日在逻辑芯片中取代硅，整个行业必须克服两个最根本的挑战 。首先，需要建立一套能在300毫米晶圆——现代芯片生产的基本盘上顺利运行的完整集成流程。其次，这套流程必须能在同样严苛的尺寸下同时满足n型和p型两种器件，因为CMOS逻辑架构必须建立在互补配对的晶体管之上。

ASML-台积电-Imec的这项工作，在单次演示中同时扫清了这两大障碍。通过将Imec在TMD器件上的长期研究积淀、ASML的光刻能力以及台积电的制造专长结合在一起，这个团队证明了二维材料晶体管能够在未来逻辑节点所要求的间距下、以批量生产的规模被制造出来 。

在“后硅时代”蓝图中的位置

这不是一个孤立的一次性实验，而是整个行业一条漫长且持续的进步弧线所抵达的阶段性顶点。

早在2018年，Imec就开始了在300毫米晶圆上集成二维场效晶体管材料的工作，当时它首次展示了在全尺寸晶圆上直接通过有机金属化学气相沉积（MOCVD）生长WS₂的能力 。2019年，该研究中心展示了通道长度缩至30纳米的超微型MoS₂晶体管 。到了2020年，Imec正式将二维材料引入其逻辑微缩路线图，预测其将从所谓的“A7节点”开始被引入半导体制造 。

更近期的，在2025年IEDM大会上，英特尔代工服务（Intel Foundry）和Imec分别展示了兼容300毫米晶圆厂的二维场效晶体管关键模块，包括源/漏极接触和栅极堆叠 。而在同一次大会上，Imec与台积电的合作已经产出了基于WSe₂通道的创纪录pFET性能，为2026年的这次集大成式突破奠定了材料学基础 。

这项在2026年6月公布的ASML-台积电-Imec成果，将此前分散的多条技术线汇聚成了单一且完整的展示：在量产规格的晶圆上，以适配晶圆厂的栅极间距，实现了互补型二维晶体管。据报道，此次提出的集成方案不仅适用于工作中使用的MoS₂、WS₂和WSe₂，更有望被推广到其他二维通道材料上 。

下一步是什么

该突破在VLSI 2026研讨会上以论文T1.3的形式披露，题为《基于300mm晶圆厂、采用EUV技术的首条50纳米间距二维材料N与PMOS晶体管集成路线》（"First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab"）。尽管器件特性令人振奋，这仍然是一项研究演示，而非商业化产品。在更紧凑的间距下，器件的性能和可靠性还有待验证，且业界也尚未就未来节点最终采用哪种二维材料方案达成标准化共识。

但这项突破的重要意义已经无比清晰：半导体行业首次拥有了切实的证据，证明二维晶体管完全可以跟随硅的脚步，走上同样的制造路径。通往“后硅时代”逻辑芯片的竞速，从此刻起，真正开始了。