Cadence与三星代工达成2nm芯片协议：SF2P、Nvidia与物理AI算力竞赛

此外，SF4X节点也单独获得了一套强大的IP阵容，包括LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600以及PCIe 6.0/5.0/CXL 3.2，这充分体现了合作的广度 。

英伟达的直接整合：NVLink-C2C与CUDA-X

此次SAFE 2026公告的一个突出细节，是将英伟达的技术明确纳入了联合设计流程中。合作将NVIDIA NVLink-C2C——一种高带宽、低延迟的芯片到芯片互连技术——直接集成到Cadence在三星SF2P工艺上的EDA和系统设计与分析（SDA）流程中。与之配套的是CUDA-X GPU加速库，旨在为智能代理AI和下一代AI架构优化整个设计流程 。

此举具有战略意义。英伟达自身也在利用Cadence与三星的联合平台，来优化其未来的AI架构和高带宽互连。这就形成了一个良性循环：设计工具生态系统经过全球最具挑战性的AI硬件公司之一的实战检验，为客户提供了一个已在最激进的芯片路线图上得到验证的平台 。

以3D-IC和3D Cube-H扩展AI算力

随着芯片微缩日益困难，向三维空间拓展变得至关重要。Cadence正为三星的3D Cube-H先进封装技术提供一个全面认证的参考流程。这不是一项停留在纸面上的路线图，而是一套可量产的解决方案，能解决最棘手的物理设计难题：

• 支持超密集垂直连接的**混合铜键合（HCB）**技术
• 面向复杂多芯片集成的硅中介层自动布线
• 一个由Integrity 3D-IC平台、Innovus、Voltus和Pegasus等工具组成的集成工具链，覆盖从布局规划、设计实现到物理验证和签核的全流程

该认证流程通过增强电源完整性、热与翘曲分析以及毛刺功耗优化，直接解决了3D-IC设计中的实际障碍。这些正是可能导致尖端多芯片封装项目延误关键的签核问题 。

安霸：首个2nm边缘AI客户

这项合作已拥有一个公开的客户来检验平台实力。安霸（Ambarella），作为边缘AI视觉处理器领域的领导者，是该生态系统的公开早期用户。该公司正在开发一个面向机器人、无人机、自主机器和高级传感应用的下一代2nm边缘AI平台 。

安霸正在SF2P节点上应用Cadence的PCIe 5.0 IP，并公开表示，这一合作对于管理该先进节点在设计、验证和制造方面的巨大复杂性至关重要。选择将2nm工艺用于边缘AI应用，而非仅用于大规模数据中心GPU，强烈表明SF2P平台正被定位以服务于多样化的功耗和性能需求 。

宏观视角：AI基础设施主导权之争

这场以“硅智能的枢纽”为主题的SAFE 2026发布会，是对数据中心、边缘设备和智能系统中AI基础设施与物理AI爆炸式需求的直接回应 。Cadence与三星均将此次合作视为一种赋能方式：通过提供一个结合了尖端工艺、3D-IC集成和GPU加速设计流程的、经过生产验证的签核就绪平台，帮助客户更快地将下一代AI和高性能计算（HPC）系统推向市场 。

通过将IP、EDA工具、英伟达互连技术和先进封装紧密整合进一个统一的认证流程中，Cadence与三星正在扫除早期采用新节点时常见的零散风险。这场合作将三星代工确立为2nm竞赛中一个强劲的替代选择，提供了一个直接参与下一代AI芯片设计竞争的交钥匙生态系统。