三星实现“垂直跃迁”：全球首个42nm栅极间距3D堆叠晶体管问世

三星彻底重新构想了逻辑晶体管的结构，引发了半导体界的广泛关注。在2026年VLSI研讨会上，该公司半导体研发中心推出了业界首个功能性的3D堆叠场效应晶体管，并从超过1000篇论文投稿中脱颖而出，赢得了大会的“最佳论文奖” 。这不仅仅是微缩工艺上的一次小幅改进，而是从“水平”到“垂直”的范式转变，有望打破那些日益束缚传统芯片设计的物理极限。

这项成就的核心在于其创纪录的42纳米栅极间距，这是衡量单个晶体管水平宽度的关键指标。此前的行业标杆是48纳米，此次突破显著提升了集成密度 。更重要的是，三星并非简单地将传统晶体管缩小，而是通过“向上堆叠”的方式实现了这一飞跃。

跳出水平的“紧箍咒”

几十年来，逻辑芯片的发展史就是一部不断缩小晶体管尺寸、在相同硅片面积内塞入更多元器件的历史。然而，这种水平微缩已经触及了根本性的瓶颈。为了防止并排相邻的N型和P型晶体管之间产生电学干扰，需要一道物理隔离层。这道绝缘层的厚度不能无限变薄，否则会有串扰和性能下降的风险，这给晶体管的紧密排列设下了一道硬性限制 。

三星的创新之处在于，它彻底绕开了这个问题。全新的3DSFET架构不再将NMOS和PMOS晶体管并排放置，而是将它们垂直堆叠在一起。这意味着，两种类型晶体管之间至关重要的隔离层变成了一个垂直结构，不再额外占用芯片的表面积。理论上，这种方法可以在相同的芯片面积内将晶体管密度翻倍，而无需挑战水平隔离的极限 。

核心创新：三层纳米片与42nm纪录

将这一垂直构想变为现实，是材料科学与精密工程的壮举。三星的团队并非简单地将两个普通晶体管上下罗列。他们的3DSFET为上层的P型和下层的N型晶体管都配备了三层堆叠的纳米片沟道，在一块晶圆上总共集成了六层纳米片。这是迄今为止在3D堆叠FET或互补FET中展示过的最大纳米片堆叠数量 。纳米片架构本身就具有更优的电流静电控制能力，将其与垂直堆叠相结合，在性能和能效上产生了强大的协同效应。

为了实现这一点，工程师们必须解决电学隔离的关键挑战。垂直相邻的晶体管需要一个完美的绝缘屏障才能独立工作。该团队在上下器件之间引入了一层高质量的中间介电层。这个垂直的绝缘体是实现高密度集成的关键，它消除了原本会让设计失效的串扰干扰 。

最终成果是一个完全可工作的器件，其栅极间距为42纳米，是目前公开记录中最小的。三星逻辑技术开发团队的专家Wookhyun Kwon解释道，虽然此前有研究报告了更小的尺寸，但42纳米这个数字是在已实际制造出的晶体管结构中的最小纪录 。

权威认可：斩获最佳论文

该项工作的重大意义立刻得到了VLSI研讨会（全球三大顶级半导体会议之一）学术和工业界社区的认可。这篇由Donghoon Hwang及其同事撰写、题为《基于三层堆叠纳米片沟道的42nm栅极间距3D堆叠FET的首次演示》的论文，获得了8.29分（满分10分）的评审分数，是所有论文中的最高分 。这一卓越成绩不仅让它获得了“最佳论文奖”，还被评为此次研讨会的“技术亮点” 。

未来之路：服务于AI与高性能计算芯片

三星将3DSFET架构视为未来高性能逻辑半导体的基础技术，明确目标是满足下一代AI和高性能计算应用对晶体管密度的极致需求 。

然而，我们需要将此理解为一次里程碑式的概念验证，而不是产品发布。这项工作目前仍处于原型演示阶段。三星的逻辑技术开发团队表示，其研究将继续以最终实现商业化为目标，但并未公布任何大规模量产的时间表。要将这个单一器件演示转化为一个高良率、可量产的工艺，仍有很长的路要走 。尽管前路漫漫，但三星已经为“纳米片时代之后是什么”这一问题，提供了一个具体且经过验证的答案：向上发展。