三星三阶段 HBM 路线图：从 4nm 基础芯片迈向 zHBM 3D 内存

三星正在把 HBM 的基础芯片从“连接与控制层”逐步升级为更完整的逻辑子系统，最终甚至希望把计算芯片直接放到 DRAM 堆叠下方，形成真正的 3D 计算—内存封装。

这条路线的终点是 zHBM。不过需要先厘清一点：三星公布的 2.3 倍、8 倍等数字，主要是面向未来架构的目标或对比结果，并不是已经在量产 AI 芯片上完成验证的统一基准测试。1713

三阶段路线图一览

阶段	核心架构变化	预期收益
第一阶段：定制 HBM（cHBM）	将内存控制器和更紧凑的芯片间接口移入 HBM 逻辑基础芯片	释放 AI 加速器芯片面积，降低接口相关的数据搬运成本
第二阶段：先进 HBM（aHBM）	在基础芯片中加入遥测、内存扩展控制器及部分处理单元	改善内存管理、容量扩展和数据就近处理能力
第三阶段：zHBM	将 DRAM/HBM 结构直接堆叠在 AI 加速器上方	缩短处理器与内存之间的路径，提升垂直互连密度

这三步的关键，不只是“让 HBM 更快”，而是不断改变基础芯片的角色：它先从单纯的接口和控制层，变成具备监测、扩展和计算能力的逻辑子系统，最终成为垂直集成的计算—内存结构的一部分。182027

第一阶段：cHBM 把控制功能从加速器中移出

三星当前 HBM4 的基础设计采用 1c DRAM 和 4nm 逻辑基础芯片。三星表示，HBM4 的数据速率最高可达 13 Gbps，单个堆叠的带宽最高可达 3,300 GB/s。不过，这些是 HBM4 产品层面的指标，并不是后续 zHBM 概念的规格。3537

在 cHBM 阶段，三星计划用更紧凑的芯片间（die-to-die，D2D）接口，替代 AI 加速器上面积更大的传统 HBM PHY，并把部分内存控制器功能从加速器转移到 HBM 基础芯片。1720

这会带来两方面潜在好处：

• 释放加速器面积： 原本用于内存控制和接口的硅面积，可以改用于计算单元、缓存或面向特定应用的逻辑。
• 缩短电气路径： 将相关功能放入基础芯片，有望减少加速器与 HBM 之间通信的距离和额外开销，从而改善接口能效。13

部分报道援引路线图材料称，第一阶段可能释放约 5%—10% 的加速器面积，并带来 10%—20% 的性能提升。但这些数字来自报道中的路线图信息，不能视为适用于所有 AI 处理器的普遍结果。1729

第二阶段：aHBM 让基础芯片变成“主动子系统”

进入 aHBM 阶段后，基础芯片中释放出来的空间将被用于更多功能。三星提出加入温度、电压等传感器和实时遥测能力，同时引入可靠性与自测试功能。借助这些数据，系统有望更精细地响应运行状态，并加强对 HBM 堆叠的监控。182728

基础芯片还可以承担内存扩展接口的角色，连接额外 HBM，或连接 LPDDR 等其他类型的内存。这样一来，系统设计者就不必完全依靠本地 HBM 堆叠来扩充可用容量。182829

三星还提出在基础芯片中加入处理单元。这些单元并不是要取代通用 GPU 或 AI 加速器，而是负责部分内存访问密集型操作，在数据附近完成特定计算，减少一部分跨封装数据传输，并提高内存带宽的实际利用率。61927

因此，aHBM 是一段过渡路线：HBM 仍然与处理器并排放置在 2.5D 封装中，但基础芯片开始具备类似智能 I/O 和近内存处理子系统的能力。

第三阶段：zHBM 将内存直接堆到计算芯片上方

zHBM 是这条路线中最激进的一步。传统 HBM 封装通常把 AI 加速器和 HBM 堆叠并排放在硅中介层上；三星设想的 zHBM 则把处理器置于 DRAM 堆叠正下方，形成真正的 3D 计算—内存结构。3732

这种垂直布局旨在缩短数据传输距离，并用更密集、分布式的垂直连接，替代传统面向边缘的大型接口。理论上，它可能带来：

• 通过更宽的连接获得更高带宽；
• 由于信号传输距离更短，降低 I/O 功耗；
• 更高效地为 AI 训练和推理输送数据；
• 减少 HBM 围绕处理器横向排布所占用的封装面积。13732

所以，zHBM 并非简单地把 HBM 的速率再提高一些，而是重新定义内存和计算的物理关系。最终收益不仅取决于 DRAM 速度，也取决于封装拓扑、接口设计、供电、散热以及具体工作负载对数据搬运的敏感程度。

HBM5 与 zHBM 的目标该如何比较

三星目前公布或被报道的目标采用了不同的基准和指标，不能简单拼接成一组统一的性能数据：

• HBM5 对比 HBM4E： 三星目标是性能提升至 2 倍、每瓦性能提高 20%，并将热阻降低 20%。部分报道预计其量产时间约为 2028 年，但 HBM5 仍属于路线图中的下一代产品，而非已经广泛确立的量产标准。4101214
• zHBM 对比 HBM4E： 一项围绕 Hot Chips 的对比称，zHBM 的 DRAM 功耗可降低约 70%，DRAM 带宽可提升至 2.3 倍以上。111
• 更长期的 zHBM 目标： 三星还提出过相对 HBM4E 最高 8 倍性能、3 倍每瓦性能以及 75%—90% 热阻下降等目标。21314

“2.3 倍带宽”和“8 倍性能”看起来差距很大，但并不必然矛盾。带宽、DRAM 功耗、应用性能和每瓦性能衡量的是不同维度，也可能采用了不同配置和基准。根据现有材料，三星尚未公布足够完整的方法论，外部无法独立核对每一项数字。因此，这些数字更适合被理解为架构目标，而不是一项统一测试中的最终成绩。11014

zHBM 如何融入三星的 CUBE 战略

三星将 CUBE 定义为四个方向的缩写：Capacity（容量）、Utilization（利用率）、Bandwidth（带宽）和 Efficiency（效率）。公司的核心判断是，AI 系统需要的不只是更快的内存接口，还需要在三维空间中更聪明地布置和使用内存。257

三阶段 HBM 路线分别对应 CUBE 的四个目标：

• 容量： 基础芯片可以连接额外内存，而垂直堆叠则能在不明显扩大横向封装面积的情况下提高密度。418
• 利用率： 遥测、控制逻辑和选择性近内存计算，有望让现有内存容量和带宽更贴合特定工作负载。1827
• 带宽： 直接的垂直连接能够缩短计算芯片与内存之间的物理距离，并为更密集的 I/O 创造空间。37
• 效率： 减少数据搬运和接口开销可能降低功耗；更完善的热监测则有助于系统在接近性能上限时保持稳定运行。1511

从这个角度看，zHBM 是三星“Z 轴内存”理念最直接的体现：通过向上堆叠提高有效密度、缩短通信距离，而不是继续扩大并排放置的 2.5D 封装。713

真正量产前仍有几道硬关

散热

把高功耗处理器放在 DRAM 堆叠下方，会让散热更加棘手。计算芯片距离散热器更远，而 DRAM 又必须维持相对受限的温度范围。三星提出的热阻下降目标，不能被视为 3D 堆叠必然带来的结果；企业及其制造合作伙伴仍需证明，性能、内存可靠性和散热要求可以在量产封装中同时满足。1419

键合、对准与良率

直接 3D 结构要求大面积界面实现极高精度的键合和对准。晶圆减薄、TSV 集成、翘曲控制、缺陷管理以及高良率键合的重要性都会上升。处理器或内存任一侧出现缺陷，都可能影响整个封装的价值，因此已知良品芯片测试、冗余修复机制以及键合前后测试能力将变得更加关键。三星计划在基础芯片中加入更完善的可靠性和自测试功能，也说明先进封装与测试已经和架构设计紧密相连。2728

供电与信号完整性

即便垂直接口非常宽，也需要稳定的供电、时序、时钟和噪声控制。理论带宽的提升并不等于应用性能必然提升；如果电源完整性、热降频或信号质量限制了持续运行，峰值指标就很难转化为真实收益。

堆叠高度与机械约束

增加垂直结构可能提高封装厚度、机械应力和散热路径复杂度。最终方案必须在容量、带宽、堆叠高度、翘曲、可制造性以及基板和系统主板的限制之间取得平衡。

处理器与内存的协同设计

标准 HBM 可以作为相对模块化的内存组件集成。aHBM，尤其是 zHBM，则要求加速器、基础芯片、封装、固件、运行时环境和软件栈进行更紧密的协同。接口、控制权、缓存一致性、故障处理及近内存操作都需要共同设计。这种专用化可能带来更高效率，但也可能削弱传统 HBM 方案的通用性和可替换性。

商业化时间与生态采用

zHBM 目前仍是面向未来的概念，部分报道将其商业化时间放在 2029 年之后。实际进度和性能能否兑现，取决于先进封装成熟度、客户采用、标准、良率和成本等因素。8914

结论：三星正在把“智能”逐步推向内存一侧

三星的三阶段路线可以概括为：

1. cHBM： 释放加速器面积，并把接口和控制工作部分转移到 HBM 基础芯片。
2. aHBM： 让基础芯片成为具备监测、扩展和选择性编程能力的内存子系统。
3. zHBM： 通过把处理器置于 DRAM 下方，在物理层面融合计算与内存。

这条路线的潜在回报很可观：更少的 I/O 数据搬运功耗、更大的有效加速器面积、更高的带宽，以及更好的每瓦性能。但到了 zHBM 阶段，最难解决的问题也将从传统内存接口设计，转向散热工程、键合工艺、制造良率、测试和整机协同设计。

因此，现阶段最准确的判断是：zHBM 是一个雄心勃勃、与三星 CUBE 和 Z 轴内存战略高度一致的方向，但它目前仍由目标和概念验证支撑，而不是已经证明能够在量产 3D AI 封装中实现所有 headline 指标的产品。