更为惊人的是局部金属间距的微缩。中芯国际N+3工艺的最小金属间距(M0)达到了32.5 nm——这比英特尔正在出货的、基于其最先进Intel 18A工艺的Panther Lake处理器所采用的36 nm间距,还要紧凑约10% 。SemiAnalysis谨慎地指出,这只是一个被精心挑选的单一指标,并不代表工艺的整体对等水平 。
所有这些成就,都是在完全没有EUV光刻机的情况下,完全依靠激进的深紫外光刻(DUV)多重曝光和设计-技术协同优化(DTCO)实现的 。这无疑是一项真正的工程壮举,但SemiAnalysis也强调了其高昂的代价:极端的工艺复杂度、较低的良率以及巨大的成本,使得N+3在成熟度和经济性上无法与台积电N6相提并论 。
报告反复强调,N+3应被定义为中芯国际的第三代7纳米级工艺,而非真正的5纳米节点 。此前,TechInsights在2025年12月的拆解分析也得出类似结论,认为N+3的密度接近6纳米级别,低于台积电和三星真正的5纳米工艺 。
SemiAnalysis的基准测试分析将麒麟9030 Pro的性能定格在了与当前旗舰芯片约三年的差距上——但在很多场景下,这个差距看起来还要更大 。
CPU 性能
GPU 性能
能效差距
能效方面的差距比绝对性能更触目惊心。SemiAnalysis给出了一个鲜明的对比:苹果的低功耗能效核心在仅消耗约1W功耗时,其整数运算性能比华为4.5W功耗的大核还要高出20% 。问题的根源不在于设计能力——华为的核心设计水平已接近上一代的行业领导者——而在于制造工艺的落后。苹果和高通可以使用台积电的N4和N3P工艺,在电压-频率曲线上拥有本质优势,这是中芯国际纯DUV路径的N+3无法比拟的 。
SemiAnalysis将华为的LogicFolding计划定位为对无法获得EUV光刻机的直接战略回应——这是一种从传统的晶体管微缩转向以3D堆叠作为核心扩展手段的范式转移 。华为在2026年5月25日于上海举行的IEEE ISCAS会议上,公开详细介绍了这一架构 。
τ (Tau) 缩放定律
华为的何庭波提出了“τ 缩放定律”,作为摩尔定律的替代框架。它不再聚焦于晶体管的几何尺寸微缩,而是通过垂直集成和更紧密的芯片间互连来缩短信号传输时间 。
LogicFolding 架构
LogicFolding将数字、模拟和存储电路垂直堆叠为多个有源层,利用先进的混合键合技术缩短跨芯片的关键路径 。华为宣称,在固定的工艺节点上,这项技术能够带来55%的晶体管密度提升和41%的能效改善 。该公司表示,过去6年间已有381颗基于此原理的芯片实现了量产 。
其路线图目标是在2031年实现等效1.4纳米级的量产能力——全程不依赖EUV 。即将于2026年秋季发布的麒麟2026芯片,预计将达到约238 MTr/mm²的密度,追平英特尔18A节点水平,性能核心频率达到3.1 GHz 。后续计划是每年迭代:2027年达到3.39 GHz,2028年达到3.71 GHz,2029年达到3.97 GHz 。SemiAnalysis还注意到,华为2026年芯片的混合键合间距已达到1.5 µm,明年将缩小到1 µm,这使其互连密度比竞争对手高出16到36倍 。
潜在风险与制约
SemiAnalysis也指出了这一宏大叙事中的隐患。华为自己的技术论文暗示,用于昇腾AI加速器的更密集3D LogicFolding技术可能要推迟到2030年左右,近期的昇腾芯片仍将沿用2.5D封装和芯粒(chiplet)技术 。这意味着一个分裂的时间线:手机端的麒麟SoC先试水LogicFolding架构,而高端的AI芯片则要落后几年 。拆解报告提醒,尽管N+3在个体指标上表现出色,但根本性的工艺差距依然巨大,这使得LogicFolding成为一个在逻辑上必要、但长期看仍未经证实的豪赌 。