三星正在为 AI 内存寻找一条更“立体”的路线。

在 2026 年 9 月 1 日于台北举行的 SEMICON Taiwan 2026 Memory Executive Summit 上，三星电子公布了名为 CUBE 的下一代内存发展战略。CUBE 代表 Capacity（容量）、Utilization（利用率）、Bandwidth（带宽）和 Efficiency（效率）。它的核心思路并不只是制造速度更快的内存芯片，而是把内存、逻辑电路和封装视为一个三维系统来重新设计。24

不过需要注意的是，目前三星公布的主要是开发目标和概念架构，并非一套已经确定的出货规格。真正的竞争将发生在样品验证、量产良率以及客户能否把这些方案整合进 AI 系统之后。

CUBE 的四个重点是什么？

容量：不扩大电路板，向垂直方向扩展

AI 加速器需要调用越来越大的内存池，但服务器主板、封装面积和供电能力都存在现实限制。三星提出，在不扩大印制电路板（PCB）占用面积的情况下，通过垂直堆叠提升内存容量。249

这意味着，内存扩容不再主要依赖在平面上增加芯片，而是更多利用封装的“高度”。

利用率：让每一层都承担更多有效工作

CUBE 的“利用率”并不等于简单增加堆叠层数。三星强调，还需要优化逻辑电路与内存的相对位置和连接方式，减少数据在不同层之间不必要的等待和往返。449

换句话说，三维封装的关键不只是“堆得更高”，而是如何让每一层、每一条连接都尽可能有效地参与数据处理。

带宽：用垂直连接替代更长的水平路径

传统 HBM 通常放置在 AI 加速器旁边，通过先进封装或中介层与处理器连接。三星的 zHBM 概念则试图把内存直接放到处理器上方，以缩短逻辑电路与内存之间的数据传输距离。812

距离缩短后，理论上可以使用更密集的垂直连接，提高带宽，同时减少数据移动所需的能量。17

效率：降低数据搬运的功耗与散热代价

在 AI 系统中，数据移动本身就会消耗大量电力。与此同时，芯片和内存越密集，散热越困难。因此，三星把功耗和热管理放在同一个设计问题中处理：更高带宽不能以过高的能耗或热阻为代价。551

HBM5：性能目标明确，但关键定义仍不完整

作为 HBM4E 之后的下一代产品，三星正在开发 HBM5，并公布了以下目标：

• 性能达到 HBM4E 的 2 倍；
• 每瓦性能提升 20%；
• 热阻降低 20%。126

相关报道还提到，HBM5 计划采用 1c 级 DRAM 工艺、三星自研的 2nm 基础裸片（base die），并在堆叠结构中加入用于改善散热的 Heat Path Block。37

但这些数字目前应被理解为开发目标，而不是已经通过独立测试验证的产品成绩。三星尚未公布 HBM5 的绝对带宽、最终容量、确定的堆叠层数，也没有说明“性能翻倍”究竟对应哪一项指标。7

它可能指每个接口的传输能力、单个堆叠的吞吐量，或更广义的系统级性能。由于定义尚未明确，不能简单地把“2 倍”换算成某个可靠的 TB/s 数值。

作为对照，外界常引用的 HBM4E 示范样品为 12 层、48GB，速度最高达到 16Gbps，单堆叠带宽约为 3.6TB/s。但如果 HBM5 与 HBM4E 的比较采用了不同的堆叠配置、测试条件或性能定义，那么这一数据并不能直接推出 HBM5 的最终带宽。

zHBM：把内存直接放到 AI 加速器上方

zHBM 是 CUBE 路线中更激进的部分。

传统设计通常把 HBM 放在 CPU、GPU 或其他 AI 加速器的旁边；zHBM 则计划把 HBM 垂直堆叠在处理器上方，形成“内存—逻辑”一体化的三维结构。81217

三星提出的实现方案包括晶圆级整合和混合铜键合。这种技术通过铜与铜的直接连接，形成更短、更密集的信号通路，有望在提高带宽的同时降低数据传输能耗。17

三星公布的目标包括：基于 zHBM 的下一代接口系统，性能最高可达到 HBM5 的约 8 倍，每瓦性能最高提升至 3 倍，并大幅降低热阻。1618

为什么有时报道为 4 倍，有时为 8 倍？

zHBM 的性能数字之所以出现 4 倍到 8 倍不等，主要是因为不同报道可能使用了不同的比较基准。

三星较清晰的公开表述是：采用 zHBM 的下一代接口系统，性能约为 HBM5 的 8 倍。1822但部分报道将其与 HBM4E 比较，或给出 4 至 8 倍的区间。11352

这种差异可能来自以下几种情况：

• 参考的内存代际不同；
• “性能”指接口性能、单堆叠吞吐量，还是完整系统表现；
• 比较的是单项指标，而非最终 AI 产品的综合性能。

目前三星没有公布足够的绝对指标来统一这些说法。因此，更稳妥的结论是：zHBM 代表一种更短、更密集的三维内存接口方案，而不是已经在量产 AI 系统中验证的 4 倍或 8 倍性能提升。

zHBM 何时量产？目前仍没有确定答案

三星目前展示的 zHBM 仍属于概念架构，没有在现有报道中给出明确的量产时间表。1323

因此，外界所称的某个具体商业化年份，应视为行业预期，而不是三星已经确认的产品指导。zHBM 需要解决的难题也远不止一个性能倍数：内存叠在高功耗加速器上方后，散热、晶圆键合良率、测试和长期可靠性都会变得更加复杂。

zNAND-O 面向的是另一类 AI 内存需求

与面向服务器 AI 加速器的 HBM 不同，三星的 zNAND-O 是一种面向端侧 AI 的垂直整合 NAND 方案。它的目标是在保持较高存储密度的同时，相比普通 NAND 提供更快的读取带宽和更高的功耗效率。4613

相关报道曾提到 2028 年开始向客户提供样品，但现有报道对于这一时间表的确定程度并不完全一致。因此，2028 年更适合被理解为已报道的计划，而不是得到充分确认的上市日期。131416

三星的 DRAM 龙头地位，不等于 HBM 赛道已经胜出

从整体 DRAM 市场来看，三星拥有明显的规模优势。Counterpoint Research 数据显示，三星在 2026 年第二季度占全球 DRAM 营收的 39%，领先于 SK hynix 的 26% 和美光的 25%。33

但整体 DRAM 营收还包括普通服务器内存、PC 内存和其他市场，不能据此证明三星已经在每一代 HBM、三维内存封装或混合铜键合领域取得领先。

真正的竞争焦点不是谁当前销售的 DRAM 总量最多，而是谁能把概念架构转化为可靠、可大规模生产，并且能够被客户 AI 加速器采用的封装产品。

决定 CUBE 成败的四个工程问题

1. 散热

把内存直接堆到高功耗加速器上方，可以缩短电信号路径，却也可能让内存处在更恶劣的热环境中。最终需要观察的并不只是名义热阻，而包括持续工作温度、垂直温度梯度、热点控制、冷却系统兼容性，以及真实 AI 负载下的可靠性。

2. 混合铜键合良率

zHBM 依赖极高精度的晶圆对准，以及洁净、平整的键合表面。随着键合面积和连接密度提升，单个缺陷的影响也可能扩大。制造商需要完善已知良品裸片筛选、制程控制，以及对缺陷或部分失效组件的处理方案。

3. 测试与长期可靠性

垂直封装必须在键合完成后进行充分测试，同时还要识别潜在的互连缺陷，并控制翘曲、机械应力、电迁移和反复热循环带来的影响。这些要求都会直接影响最终良率和成本。

4. 堆叠高度与系统封装

增加层数可以提高容量，但也会让散热、供电、机械可靠性和封装厚度更加棘手。最优方案将取决于 AI 加速器的功耗、所需容量、客户封装形式、冷却系统以及整个供应链的制造能力。

结论：CUBE 的关键不在演示文稿上的倍数

CUBE 展示了三星试图通过垂直整合参与 AI 内存竞争的路径：短期看 HBM5，长期看直接堆叠在加速器上的 zHBM，端侧 AI 则由 zNAND-O 覆盖。

HBM5 的目标包括相较 HBM4E 实现 2 倍性能、每瓦性能提升 20% 和热阻降低 20%；但“2 倍性能”缺少明确的绝对带宽和测试定义。zHBM 的 8 倍说法同样属于架构目标，且不同报道使用的比较基准并不一致。

因此，CUBE 是否能够改变 AI 内存竞争格局，最终不取决于发布会上能否提出 2 倍或 8 倍，而取决于三星能否同时解决散热、键合良率、测试覆盖、长期可靠性和客户级封装整合问题。

三星正在为 AI 内存寻找一条更“立体”的路线。

在 2026 年 9 月 1 日于台北举行的 SEMICON Taiwan 2026 Memory Executive Summit 上，三星电子公布了名为 CUBE 的下一代内存发展战略。CUBE 代表 Capacity（容量）、Utilization（利用率）、Bandwidth（带宽）和 Efficiency（效率）。它的核心思路并不只是制造速度更快的内存芯片，而是把内存、逻辑电路和封装视为一个三维系统来重新设计。24

不过需要注意的是，目前三星公布的主要是开发目标和概念架构，并非一套已经确定的出货规格。真正的竞争将发生在样品验证、量产良率以及客户能否把这些方案整合进 AI 系统之后。

CUBE 的四个重点是什么？

容量：不扩大电路板，向垂直方向扩展

AI 加速器需要调用越来越大的内存池，但服务器主板、封装面积和供电能力都存在现实限制。三星提出，在不扩大印制电路板（PCB）占用面积的情况下，通过垂直堆叠提升内存容量。249

这意味着，内存扩容不再主要依赖在平面上增加芯片，而是更多利用封装的“高度”。

利用率：让每一层都承担更多有效工作

CUBE 的“利用率”并不等于简单增加堆叠层数。三星强调，还需要优化逻辑电路与内存的相对位置和连接方式，减少数据在不同层之间不必要的等待和往返。449

换句话说，三维封装的关键不只是“堆得更高”，而是如何让每一层、每一条连接都尽可能有效地参与数据处理。

带宽：用垂直连接替代更长的水平路径

传统 HBM 通常放置在 AI 加速器旁边，通过先进封装或中介层与处理器连接。三星的 zHBM 概念则试图把内存直接放到处理器上方，以缩短逻辑电路与内存之间的数据传输距离。812

距离缩短后，理论上可以使用更密集的垂直连接，提高带宽，同时减少数据移动所需的能量。17

效率：降低数据搬运的功耗与散热代价

在 AI 系统中，数据移动本身就会消耗大量电力。与此同时，芯片和内存越密集，散热越困难。因此，三星把功耗和热管理放在同一个设计问题中处理：更高带宽不能以过高的能耗或热阻为代价。551

HBM5：性能目标明确，但关键定义仍不完整

作为 HBM4E 之后的下一代产品，三星正在开发 HBM5，并公布了以下目标：

• 性能达到 HBM4E 的 2 倍；
• 每瓦性能提升 20%；
• 热阻降低 20%。126

相关报道还提到，HBM5 计划采用 1c 级 DRAM 工艺、三星自研的 2nm 基础裸片（base die），并在堆叠结构中加入用于改善散热的 Heat Path Block。37

但这些数字目前应被理解为开发目标，而不是已经通过独立测试验证的产品成绩。三星尚未公布 HBM5 的绝对带宽、最终容量、确定的堆叠层数，也没有说明“性能翻倍”究竟对应哪一项指标。7

它可能指每个接口的传输能力、单个堆叠的吞吐量，或更广义的系统级性能。由于定义尚未明确，不能简单地把“2 倍”换算成某个可靠的 TB/s 数值。

作为对照，外界常引用的 HBM4E 示范样品为 12 层、48GB，速度最高达到 16Gbps，单堆叠带宽约为 3.6TB/s。但如果 HBM5 与 HBM4E 的比较采用了不同的堆叠配置、测试条件或性能定义，那么这一数据并不能直接推出 HBM5 的最终带宽。

zHBM：把内存直接放到 AI 加速器上方

zHBM 是 CUBE 路线中更激进的部分。

传统设计通常把 HBM 放在 CPU、GPU 或其他 AI 加速器的旁边；zHBM 则计划把 HBM 垂直堆叠在处理器上方，形成“内存—逻辑”一体化的三维结构。81217

三星提出的实现方案包括晶圆级整合和混合铜键合。这种技术通过铜与铜的直接连接，形成更短、更密集的信号通路，有望在提高带宽的同时降低数据传输能耗。17

三星公布的目标包括：基于 zHBM 的下一代接口系统，性能最高可达到 HBM5 的约 8 倍，每瓦性能最高提升至 3 倍，并大幅降低热阻。1618

为什么有时报道为 4 倍，有时为 8 倍？

zHBM 的性能数字之所以出现 4 倍到 8 倍不等，主要是因为不同报道可能使用了不同的比较基准。

三星较清晰的公开表述是：采用 zHBM 的下一代接口系统，性能约为 HBM5 的 8 倍。1822但部分报道将其与 HBM4E 比较，或给出 4 至 8 倍的区间。11352

这种差异可能来自以下几种情况：

• 参考的内存代际不同；
• “性能”指接口性能、单堆叠吞吐量，还是完整系统表现；
• 比较的是单项指标，而非最终 AI 产品的综合性能。

目前三星没有公布足够的绝对指标来统一这些说法。因此，更稳妥的结论是：zHBM 代表一种更短、更密集的三维内存接口方案，而不是已经在量产 AI 系统中验证的 4 倍或 8 倍性能提升。

zHBM 何时量产？目前仍没有确定答案

三星目前展示的 zHBM 仍属于概念架构，没有在现有报道中给出明确的量产时间表。1323

因此，外界所称的某个具体商业化年份，应视为行业预期，而不是三星已经确认的产品指导。zHBM 需要解决的难题也远不止一个性能倍数：内存叠在高功耗加速器上方后，散热、晶圆键合良率、测试和长期可靠性都会变得更加复杂。

zNAND-O 面向的是另一类 AI 内存需求

与面向服务器 AI 加速器的 HBM 不同，三星的 zNAND-O 是一种面向端侧 AI 的垂直整合 NAND 方案。它的目标是在保持较高存储密度的同时，相比普通 NAND 提供更快的读取带宽和更高的功耗效率。4613

相关报道曾提到 2028 年开始向客户提供样品，但现有报道对于这一时间表的确定程度并不完全一致。因此，2028 年更适合被理解为已报道的计划，而不是得到充分确认的上市日期。131416

三星的 DRAM 龙头地位，不等于 HBM 赛道已经胜出

从整体 DRAM 市场来看，三星拥有明显的规模优势。Counterpoint Research 数据显示，三星在 2026 年第二季度占全球 DRAM 营收的 39%，领先于 SK hynix 的 26% 和美光的 25%。33

但整体 DRAM 营收还包括普通服务器内存、PC 内存和其他市场，不能据此证明三星已经在每一代 HBM、三维内存封装或混合铜键合领域取得领先。

真正的竞争焦点不是谁当前销售的 DRAM 总量最多，而是谁能把概念架构转化为可靠、可大规模生产，并且能够被客户 AI 加速器采用的封装产品。

决定 CUBE 成败的四个工程问题

1. 散热

把内存直接堆到高功耗加速器上方，可以缩短电信号路径，却也可能让内存处在更恶劣的热环境中。最终需要观察的并不只是名义热阻，而包括持续工作温度、垂直温度梯度、热点控制、冷却系统兼容性，以及真实 AI 负载下的可靠性。

2. 混合铜键合良率

zHBM 依赖极高精度的晶圆对准，以及洁净、平整的键合表面。随着键合面积和连接密度提升，单个缺陷的影响也可能扩大。制造商需要完善已知良品裸片筛选、制程控制，以及对缺陷或部分失效组件的处理方案。

3. 测试与长期可靠性

垂直封装必须在键合完成后进行充分测试，同时还要识别潜在的互连缺陷，并控制翘曲、机械应力、电迁移和反复热循环带来的影响。这些要求都会直接影响最终良率和成本。

4. 堆叠高度与系统封装

增加层数可以提高容量，但也会让散热、供电、机械可靠性和封装厚度更加棘手。最优方案将取决于 AI 加速器的功耗、所需容量、客户封装形式、冷却系统以及整个供应链的制造能力。

结论：CUBE 的关键不在演示文稿上的倍数

CUBE 展示了三星试图通过垂直整合参与 AI 内存竞争的路径：短期看 HBM5，长期看直接堆叠在加速器上的 zHBM，端侧 AI 则由 zNAND-O 覆盖。

HBM5 的目标包括相较 HBM4E 实现 2 倍性能、每瓦性能提升 20% 和热阻降低 20%；但“2 倍性能”缺少明确的绝对带宽和测试定义。zHBM 的 8 倍说法同样属于架构目标，且不同报道使用的比较基准并不一致。

因此，CUBE 是否能够改变 AI 内存竞争格局，最终不取决于发布会上能否提出 2 倍或 8 倍，而取决于三星能否同时解决散热、键合良率、测试覆盖、长期可靠性和客户级封装整合问题。