三星与SK海力士在Hot Chips 2026上给出了两种不同答案，但它们面对的是同一个问题：如何在继续提升带宽的同时，不让热量、封装尺寸和制造复杂度失控。三星强调速度、面向客户定制的基础裸片，以及让内存最终直接位于处理器之上；SK海力士则把更多注意力放在封装本身——散热、翘曲、互连，以及更高堆叠所带来的物理极限。23

需要先说明的是，本文提到的性能数字主要是厂商规格、路线图目标或设计层面的技术主张，并非独立机构验证的基准测试结果。

三星的近期目标：HBM4E从3.6 TB/s迈向约4 TB/s

三星表示，公司已于5月底开始向主要全球客户交付12层HBM4E样品。该样品的稳定引脚速率为14 Gbps，性能可扩展至16 Gbps；三星给出的12层版本规格为单堆栈带宽3.6 TB/s、容量48 GB。1718

如果按照每引脚16 Gbps的目标配置运行，单堆栈带宽将提升至约4 TB/s。三星还公布了8层和16层版本，说明HBM4E并非只针对单一加速器或容量配置，而是希望覆盖不同的AI芯片平台。1820

不过，“已经交付的样品”和“面向未来的高速目标”不能混为一谈。14 Gbps是当前样品的稳定规格，16 Gbps则是三星正在追求的可扩展上限。因此，相关带宽数字不应被直接理解为已经通过独立验证的量产性能。

从标准HBM走向定制化内存

三星的路线图并不只是提高DRAM速度或增加堆叠层数。公司描述了从标准HBM迈向cHBM（custom HBM，定制化HBM）的方向：基础裸片可以根据客户的AI加速器进行调整，让内存封装在整个系统中的作用更加主动，而不再只是一个标准化配件。114

更长期的目标是zHBM。这是一种三维结构，旨在将处理器逻辑与DRAM垂直集成。三星给出的逻辑是，通过减少传统2.5D封装中的部分连接环节，包括硅中介层和SerDes链路，进一步提高能效和带宽。114

三星曾表示，相比相关的传统设计，zHBM有望实现约70%的功耗效率提升，并将DRAM带宽提高一倍以上。这些数字是对未来架构的预测或公司技术主张，并不是来自已经商业化的zHBM产品的实测结果。13

散热正在成为HBM设计的核心约束

I/O速度越高、堆叠越密集，封装需要排出的热量就越多。三星提出的解决方案是Heat Path Block（HPB，热路径模块），通过在高功耗物理层（PHY）区域周围增加散热路径，帮助热量离开封装。

三星称，当HPB覆盖超过50%的PHY区域时，峰值温度可降低超过35%。1014公司还表示，HPB已经在HBM4E中完成实施和验证，并计划在HBM5中进一步扩大集成范围。47

这一点具有重要的战略含义：散热不再只是内存封装的辅助功能，而开始成为决定接口能够以多高速度运行的架构因素。

SK海力士：HBM扩展首先是封装问题

SK海力士在Hot Chips上的演讲更多从制造和系统集成角度分析下一代HBM。公司比较了多种将HBM堆栈连接到加速器的方案，包括采用大型硅中介层的CoWoS-S、采用RDL中介层的CoWoS-L，以及英特尔基于桥接结构的EMIB。

这些方案分别在布线、裸片布局、中介层或基板尺寸，以及随着加速器旁边放置更多内存堆栈而加剧的封装翘曲方面进行取舍。1112

SK海力士公布的封装信息也展现了这种设计有多么“寸土寸金”。相关HBM4封装的Z向高度为775微米，同时包含数以万计的TSV和大量基础裸片微凸点。随着堆叠变得更高，工程师必须在固定的封装空间内同时处理更薄的裸片、更小的间隙、机械应力和热量排出问题。1112

SK海力士的路线图还将EMIB列为一种可能的2.5D集成路径。这表明公司对该封装方案存在技术兴趣或兼容性，但仅凭路线图出现EMIB，并不能证明SK海力士与英特尔之间已经确认存在商业合作关系。12

iHBM：针对封装内部的局部热点

SK海力士还在开发iHBM散热方案，即在HBM结构内部的局部热点附近加入高导热材料。公司声称，该设计可以将热阻降低超过30%。29

将iHBM与三星的HPB放在一起看，可以发现两家公司都在尝试从裸片互连和封装层面解决热问题，但选择的物理路径并不相同：三星强调围绕PHY区域设置专用热传导结构，SK海力士则更关注如何把特定内部热点的热量导走。现有报道介绍的仍是厂商主张和研发概念，因此两项百分比不应被视为可以直接比较的测试结果。

混合键合是突破16层之后的方向，但赶不上HBM4E

采用传统方式不断增加堆叠层数，最终会撞上厚度上限。SK海力士表示，公司正在研究混合键合技术，希望借此突破16层堆叠，并在未来实现更高的结构、更厚的裸片和更紧密的间距。13

但SK海力士预计，混合键合无法赶上HBM4E。最早的目标可能是HBM5，不过这仍然是研发阶段的预期，并非已经确认的产品时间表。25

这使HBM5可能成为一个技术转折点。HBM4E仍可通过现有堆叠和封装方法提升速度与容量，但再往后，行业或许必须引入新的键合、散热和机械设计技术，才能让更高密度的堆叠继续具备实际可制造性。

关键结论：决定下一代HBM的不会只是带宽

三星的演讲释放出一个明确信号：下一阶段的竞争优势，可能来自定制化以及处理器与内存之间更紧密的集成。HBM4E样品提供了近期的速度提升，而cHBM和zHBM则指向一种围绕特定加速器设计、最终与计算单元直接集成的内存封装。118

SK海力士传递的则是另一层现实：这些性能提升必须先建立在一系列不那么显眼、却更难解决的物理问题之上，包括封装翘曲、热阻、布线密度、堆叠高度和制造良率。iHBM与混合键合，正是公司试图在不忽视这些约束的前提下，延长堆叠式内存发展空间的尝试。211

对AI加速器设计者而言，实际结论已经很清楚：HBM路线图讨论的对象正从单纯的DRAM裸片，扩展为整个封装系统。三星押注定制化和三维集成，SK海力士押注封装工程与制造能力。两条路线都还没有消除那条根本取舍：更高带宽，意味着更多热量，也意味着更高的集成复杂度。

三星与SK海力士在Hot Chips 2026上给出了两种不同答案，但它们面对的是同一个问题：如何在继续提升带宽的同时，不让热量、封装尺寸和制造复杂度失控。三星强调速度、面向客户定制的基础裸片，以及让内存最终直接位于处理器之上；SK海力士则把更多注意力放在封装本身——散热、翘曲、互连，以及更高堆叠所带来的物理极限。23

需要先说明的是，本文提到的性能数字主要是厂商规格、路线图目标或设计层面的技术主张，并非独立机构验证的基准测试结果。

三星的近期目标：HBM4E从3.6 TB/s迈向约4 TB/s

三星表示，公司已于5月底开始向主要全球客户交付12层HBM4E样品。该样品的稳定引脚速率为14 Gbps，性能可扩展至16 Gbps；三星给出的12层版本规格为单堆栈带宽3.6 TB/s、容量48 GB。1718

如果按照每引脚16 Gbps的目标配置运行，单堆栈带宽将提升至约4 TB/s。三星还公布了8层和16层版本，说明HBM4E并非只针对单一加速器或容量配置，而是希望覆盖不同的AI芯片平台。1820

不过，“已经交付的样品”和“面向未来的高速目标”不能混为一谈。14 Gbps是当前样品的稳定规格，16 Gbps则是三星正在追求的可扩展上限。因此，相关带宽数字不应被直接理解为已经通过独立验证的量产性能。

从标准HBM走向定制化内存

三星的路线图并不只是提高DRAM速度或增加堆叠层数。公司描述了从标准HBM迈向cHBM（custom HBM，定制化HBM）的方向：基础裸片可以根据客户的AI加速器进行调整，让内存封装在整个系统中的作用更加主动，而不再只是一个标准化配件。114

更长期的目标是zHBM。这是一种三维结构，旨在将处理器逻辑与DRAM垂直集成。三星给出的逻辑是，通过减少传统2.5D封装中的部分连接环节，包括硅中介层和SerDes链路，进一步提高能效和带宽。114

三星曾表示，相比相关的传统设计，zHBM有望实现约70%的功耗效率提升，并将DRAM带宽提高一倍以上。这些数字是对未来架构的预测或公司技术主张，并不是来自已经商业化的zHBM产品的实测结果。13

散热正在成为HBM设计的核心约束

I/O速度越高、堆叠越密集，封装需要排出的热量就越多。三星提出的解决方案是Heat Path Block（HPB，热路径模块），通过在高功耗物理层（PHY）区域周围增加散热路径，帮助热量离开封装。

三星称，当HPB覆盖超过50%的PHY区域时，峰值温度可降低超过35%。1014公司还表示，HPB已经在HBM4E中完成实施和验证，并计划在HBM5中进一步扩大集成范围。47

这一点具有重要的战略含义：散热不再只是内存封装的辅助功能，而开始成为决定接口能够以多高速度运行的架构因素。

SK海力士：HBM扩展首先是封装问题

SK海力士在Hot Chips上的演讲更多从制造和系统集成角度分析下一代HBM。公司比较了多种将HBM堆栈连接到加速器的方案，包括采用大型硅中介层的CoWoS-S、采用RDL中介层的CoWoS-L，以及英特尔基于桥接结构的EMIB。

这些方案分别在布线、裸片布局、中介层或基板尺寸，以及随着加速器旁边放置更多内存堆栈而加剧的封装翘曲方面进行取舍。1112

SK海力士公布的封装信息也展现了这种设计有多么“寸土寸金”。相关HBM4封装的Z向高度为775微米，同时包含数以万计的TSV和大量基础裸片微凸点。随着堆叠变得更高，工程师必须在固定的封装空间内同时处理更薄的裸片、更小的间隙、机械应力和热量排出问题。1112

SK海力士的路线图还将EMIB列为一种可能的2.5D集成路径。这表明公司对该封装方案存在技术兴趣或兼容性，但仅凭路线图出现EMIB，并不能证明SK海力士与英特尔之间已经确认存在商业合作关系。12

iHBM：针对封装内部的局部热点

SK海力士还在开发iHBM散热方案，即在HBM结构内部的局部热点附近加入高导热材料。公司声称，该设计可以将热阻降低超过30%。29

将iHBM与三星的HPB放在一起看，可以发现两家公司都在尝试从裸片互连和封装层面解决热问题，但选择的物理路径并不相同：三星强调围绕PHY区域设置专用热传导结构，SK海力士则更关注如何把特定内部热点的热量导走。现有报道介绍的仍是厂商主张和研发概念，因此两项百分比不应被视为可以直接比较的测试结果。

混合键合是突破16层之后的方向，但赶不上HBM4E

采用传统方式不断增加堆叠层数，最终会撞上厚度上限。SK海力士表示，公司正在研究混合键合技术，希望借此突破16层堆叠，并在未来实现更高的结构、更厚的裸片和更紧密的间距。13

但SK海力士预计，混合键合无法赶上HBM4E。最早的目标可能是HBM5，不过这仍然是研发阶段的预期，并非已经确认的产品时间表。25

这使HBM5可能成为一个技术转折点。HBM4E仍可通过现有堆叠和封装方法提升速度与容量，但再往后，行业或许必须引入新的键合、散热和机械设计技术，才能让更高密度的堆叠继续具备实际可制造性。

关键结论：决定下一代HBM的不会只是带宽

三星的演讲释放出一个明确信号：下一阶段的竞争优势，可能来自定制化以及处理器与内存之间更紧密的集成。HBM4E样品提供了近期的速度提升，而cHBM和zHBM则指向一种围绕特定加速器设计、最终与计算单元直接集成的内存封装。118

SK海力士传递的则是另一层现实：这些性能提升必须先建立在一系列不那么显眼、却更难解决的物理问题之上，包括封装翘曲、热阻、布线密度、堆叠高度和制造良率。iHBM与混合键合，正是公司试图在不忽视这些约束的前提下，延长堆叠式内存发展空间的尝试。211

对AI加速器设计者而言，实际结论已经很清楚：HBM路线图讨论的对象正从单纯的DRAM裸片，扩展为整个封装系统。三星押注定制化和三维集成，SK海力士押注封装工程与制造能力。两条路线都还没有消除那条根本取舍：更高带宽，意味着更多热量，也意味着更高的集成复杂度。