华为提出 Tau（τ）缩放定律：芯片进步不只靠缩小晶体管

华为正在尝试改写一个困扰芯片行业多年的问题：当晶体管越来越难以继续缩小时，芯片性能还能从哪里获得提升？

在 2026 年 IEEE 电路与系统国际会议（ISCAS）上海站上，华为半导体业务负责人何庭波发表题为“New Semiconductor Path in Practice”的主题演讲，介绍了公司所谓的 Tau（τ）缩放定律。其核心思路是：未来的芯片进步，不应只看晶体管尺寸和数量，还应重点衡量信号在系统中传播、以及任务完成所需要的时间。23

Tau 缩放定律更适合被理解为一套设计和优化框架，而不是一种新的晶圆制造工艺。华为将其与 LogicFolding、软硬件协同设计，以及芯片间互连技术结合起来，希望在传统几何缩放越来越难、成本效益逐渐下降的情况下，继续提高性能、能效和有效晶体管密度。12

Tau 缩放改变了什么？

过去数十年，行业通常用“几何缩放”描述芯片进步：晶体管尺寸变小，同一面积内可以容纳更多晶体管，芯片由此获得更高性能和更低单位成本。这一思路与人们熟悉的摩尔定律密切相关。

华为提出的 τ 缩放，则把关注点转向信号传播延迟和整体执行时间。按照华为的说法，即使晶体管尺寸缩小的速度放缓，只要能减少信号在器件、连线、芯片和服务器之间传输所需的时间，系统仍可能获得性能和能效提升。235

这并不意味着晶体管尺寸从此不重要。更准确地说，华为希望把优化范围扩大到决定系统速度的多个因素，包括电阻、电容、布线、架构，以及数据移动和芯片间通信。

华为描述的四层优化路径

华为将这一方法概括为从器件到完整系统的协同优化。

1. 器件层：降低电阻和寄生电容

在晶体管和互连层面，目标是降低电阻以及寄生电容。这些电气特性会影响信号传播延迟和能耗，因此改善它们有助于缩短晶体管及其连接线路的时间常数。2

2. 电路层：缩短关键路径

在电路层面，华为强调缩短关键路径上的布线长度，并降低电阻性和电容性负载。这样做的目标，是让信号更快通过逻辑电路，同时减少每次运算所需的能量。

华为将 LogicFolding 视为支撑这一层策略的关键技术之一。其基本方向不是简单增加晶体管数量，而是通过电路组织和设计方法，让有限的硬件资源更高效地完成工作。25

3. 芯片层：让软件、架构和硅片共同设计

Tau 缩放并不止于单个电路模块的改进。在芯片层面，华为主张围绕实际工作负载，把软件、处理器架构和硅片设计放在一起优化。

这意味着设计者需要同时考虑指令流、数据流和并行执行效率，而不是把原始晶体管数量当作衡量能力的唯一指标。2

4. 系统层：把通信延迟也纳入“缩放”

在系统层面，华为将 τ 缩放与 UnifiedBus 互连技术以及“集群 + SuperPoD”架构联系起来。华为称，UnifiedBus 面向大规模 AI 训练和推理系统，目标是通过高带宽、低延迟和统一内存寻址连接处理器，让整个基础设施更接近一台逻辑上的大型计算机。17

这些是华为提出的架构目标和公司披露的技术主张，并不等同于已经被行业普遍采用的标准。它们与 Tau 缩放的关联在于：芯片之间、服务器之间的通信也会影响系统最终性能。即使单个晶体管没有大幅缩小，减少互连和数据交换延迟，也可能提升整个系统的有效运行速度。

华为披露了哪些成果和计划？

华为表示，Tau 缩放定律已经被应用于智能手机和 AI 计算产品，并称过去六年间已基于这一思路设计和量产 381 款芯片。这一数字来自华为自身披露。2

华为还表示，计划于 2026 年秋季推出的麒麟芯片，将成为首批全面采用 LogicFolding 架构的产品。257

更长期的目标是：到 2031 年，基于这一框架设计的高端芯片达到相当于 14 Å（1.4 纳米）制程的晶体管密度。251231

需要特别注意的是，“相当于 1.4 纳米制程”是晶体管密度等效目标，并不意味着华为已经制造出经过独立验证的 1.4 纳米工艺节点。251231

Tau 缩放会取代摩尔定律吗？

目前还不能这样下结论。

华为把 τ 缩放定位为传统几何缩放的替代性指导原则，原因在于先进制程的物理难度和经济成本都在上升。但一个方案被称为“定律”，并不代表它已经成为获得学界和产业界普遍接受的物理定律；现有报道也没有独立验证华为所预测的全部性能、能效和密度提升。1219

降低电阻、电容、布线延迟、数据搬运成本和系统通信开销，本身都是芯片与计算机系统设计中长期存在的优化方向。华为的独特主张在于，希望把这些手段统一起来，作为覆盖器件、电路、芯片和完整计算系统的主要缩放框架。1219

为什么这次发布值得关注？

这项提议反映了先进计算领域正在发生的变化：当最先进制程带来的收益放缓后，性能越来越取决于架构、封装、内存访问、互连技术，以及针对具体工作负载的软件优化。

因此，Tau 缩放更像是在提出一个新的衡量角度：晶体管尺寸依然重要，但 完成一次有效计算所需的时间，也应当成为与晶体管尺寸同等重要的指标。

何庭波还呼吁科学家、工程师和产业伙伴保持开放并加强合作，认为半导体行业面临的挑战不可能由单一企业独立解决。2

接下来，真正的检验将是 2026 年秋季及之后的麒麟芯片和 AI 产品，能否用可重复、可独立评估的数据证明 LogicFolding 和更广义的 τ 缩放方法带来了实际收益。在这些结果出现之前，华为的发布更适合被视为一份雄心勃勃的半导体路线图，而不是摩尔定律已经被取代的证据。