华为提出的 LogicFolding，核心不是把晶体管做得更小，而是通过物理设计与 3D 集成，从既有制程中挖掘更多性能和能效。面向其规划中的麒麟 2026 移动处理器，华为称会把电路拆分到两层有源硅层，再以面对面的高密度混合键合连接。目标很直接：让需要频繁通信的电路单元彼此靠得更近，使信号少走远路。23

需要先厘清的是，相关提升均属于华为基于自身测试方法、并以麒麟 9030 Pro 为基线给出的说法。它们并不意味着华为已经获得等同于新一代光刻制程节点的能力，也不代表所有应用场景都会取得同样幅度的收益。23

LogicFolding 到底改变了什么

传统平面芯片会把大多数逻辑电路铺在同一片硅平面上。设计规模越大，部分数据与时钟信号就不得不穿越越来越长的金属连线。LogicFolding 则将数字、模拟和存储电路划分至上下堆叠的有源层，并通过混合键合形成密集的垂直连接。23

据基于华为“τ（Tau）缩放”材料的报道，麒麟 2026 的混合键合节距约为 1.5 微米，垂直互连数量约 5000 万个。按华为的统计方法，晶体管密度可从 155 MTr/mm² 提升至 238 MTr/mm²，增幅约为 53.5% 至 55%，而对比基线麒麟 9030 Pro 使用的是相同制程节点。35

因此，这里的密度更适合称作有效密度：提升主要来自电路在空间中的重新排布及连接方式变化，并不一定表示单个晶体管的物理尺寸更小。

为什么少走线，能同时改善延迟与功耗

工程逻辑在于：长金属互连会带来电阻和电容。信号沿长导线传播需要时间；每次给导线电容充、放电，也会消耗动态能量。

把紧密耦合的逻辑单元放入相对的上下硅层后，华为希望用短得多的垂直跳转，替代部分较长的横向连接。理论上，这可带来几项好处：

• 降低关键时序路径的延迟；
• 缩短时钟分配网络；
• 减少用于驱动长线的信号中继器与时钟缓冲器；
• 降低互连电容；
• 获得更多时序余量，或在相近性能下使用更低电压。

这正是华为以 Tau（τ）缩放描述该路径的原因：芯片进步不应只看晶体管尺寸，也应关注信号穿过电路和系统所需的时间。华为明确将 LogicFolding 定位为压缩信号传播延迟、并改善密度和能效的方法。

华为为何强调“数据搬运”

华为并非认为晶体管开关不耗电。它强调的是：在大型现代处理器中，数据移动和时钟分配可能占据动态功耗的相当大部分。信号每一次跨越长金属线路，以及为驱动这些线路而增加的缓冲器，都会增加开关活动和能耗。

所以，物理邻近性很关键。若数据的产生单元、消费单元及其附近存储能够放得更近，芯片就能减少在不同模块之间传送信号的时间与能量。换言之，LogicFolding 不只是封装技术，也是一种围绕数据局部性展开的设计策略。2

麒麟 2026：华为披露的能效提升

华为对麒麟 2026 与麒麟 9030 Pro 的比较属于同等性能口径：公司称，新架构可在性能相当时将总功耗降低 41%，并使测得的晶体管密度提升约 55%。在所述运行条件下，功率密度也降低了 5.6%。47

相关报道还称，在并行度较高的子系统中，华为给出的节能幅度更大：相较于前代平面设计，NPU 功耗降低 66%、GPU 功耗降低 58%、CPU 性能大核功耗降低 41%。1

从架构特征看，这种差异并不难理解。NPU 与 GPU 往往包含大量结构规则、通信密集的并行单元，更容易将数据生产者、消费者和局部存储跨层靠近布置。CPU 同样能受益于较短的走线，但其执行受依赖关系限制更强。

串行 CPU 工作为何更难获益

CPU 经常处理串行指令流：一条指令的结果，可能是下一条指令继续执行的前提。这类依赖链决定了工作负载无法随意切分到芯片的不同物理区域。

3D 布局仍可降低部分连线和时钟成本，但无法消除等待前序结果的根本需求。这也有助于解释，为何华为所称的 CPU 降功耗幅度，小于 NPU 与 GPU 的对应数据。1

3D 堆叠的代价：散热、良率与成本

把有源逻辑层叠起来，也会引入难题。更密集的有源层需要更有效地散热；供电、测试、修复和调试都会变得更复杂。晶圆对准精度和键合缺陷还会影响制造良率，多层设计也可能增加工艺与封装成本。

这些约束之所以重要，是因为 3D 集成的价值，最终取决于能否可靠、规模化地量产，而不只是物理设计指标是否漂亮。路透社将华为的整体思路描述为在制裁限制下绕开部分瓶颈的一条潜在路径，但也指出，它是否构成真正的突破仍有待验证。

麒麟 2027 的路线图：更细键合节距、更密垂直互连

华为下一步路线图更为激进：为麒麟 2027 规划 1 微米混合键合节距和超过 1 亿个垂直互连。华为还提出了同等性能下**功耗降低 47%**的目标，并给出长期实现 720 纳米顶层金属节距、同时维持超过 1 亿条垂直连接的规划。它们属于前瞻目标，而非已获独立验证的量产产品结果。15

更细的键合节距，意味着垂直连接有机会覆盖芯片中更大比例的逻辑；但对对准精度、缺陷控制、设计工具、热管理和测试的要求也会同步提高。

出口限制背景下，这条路意味着什么

LogicFolding 的战略吸引力在于，它试图不把技术进步完全押注于获取最新光刻设备。不过，这并不代表制造约束从此消失。美国针对中国先进芯片、制造设备及相关技术的出口管制，仍覆盖与先进节点生产有关的多个类别。

因此，华为的 3D 路线应被视为一条互补性的缩放路径：它可能让既定工艺技术释放更多能力，但仍依赖高水平的键合、量测、设计自动化和制造执行能力。

结论

麒麟 2026 的 LogicFolding，试图将芯片缩放的重心转向缩短信号传播距离。通过两层有源硅的混合键合，部分长距离互连有望被短垂直连接替代，从而提升布局密度，并降低长互连带来的延迟与能耗；NPU、GPU 等并行且数据移动密集的模块，理论上尤其适合这种方案。

不过，约 55% 的有效晶体管密度提升与同等性能下 41% 的功耗降低，目前仍是华为披露的指标。真正的考验在于：这套架构能否在面向消费者的量产移动处理器中，同时兑现能效、散热、良率和成本目标。237

华为提出的 LogicFolding，核心不是把晶体管做得更小，而是通过物理设计与 3D 集成，从既有制程中挖掘更多性能和能效。面向其规划中的麒麟 2026 移动处理器，华为称会把电路拆分到两层有源硅层，再以面对面的高密度混合键合连接。目标很直接：让需要频繁通信的电路单元彼此靠得更近，使信号少走远路。23

需要先厘清的是，相关提升均属于华为基于自身测试方法、并以麒麟 9030 Pro 为基线给出的说法。它们并不意味着华为已经获得等同于新一代光刻制程节点的能力，也不代表所有应用场景都会取得同样幅度的收益。23

LogicFolding 到底改变了什么

传统平面芯片会把大多数逻辑电路铺在同一片硅平面上。设计规模越大，部分数据与时钟信号就不得不穿越越来越长的金属连线。LogicFolding 则将数字、模拟和存储电路划分至上下堆叠的有源层，并通过混合键合形成密集的垂直连接。23

据基于华为“τ（Tau）缩放”材料的报道，麒麟 2026 的混合键合节距约为 1.5 微米，垂直互连数量约 5000 万个。按华为的统计方法，晶体管密度可从 155 MTr/mm² 提升至 238 MTr/mm²，增幅约为 53.5% 至 55%，而对比基线麒麟 9030 Pro 使用的是相同制程节点。35

因此，这里的密度更适合称作有效密度：提升主要来自电路在空间中的重新排布及连接方式变化，并不一定表示单个晶体管的物理尺寸更小。

为什么少走线，能同时改善延迟与功耗

工程逻辑在于：长金属互连会带来电阻和电容。信号沿长导线传播需要时间；每次给导线电容充、放电，也会消耗动态能量。

把紧密耦合的逻辑单元放入相对的上下硅层后，华为希望用短得多的垂直跳转，替代部分较长的横向连接。理论上，这可带来几项好处：

• 降低关键时序路径的延迟；
• 缩短时钟分配网络；
• 减少用于驱动长线的信号中继器与时钟缓冲器；
• 降低互连电容；
• 获得更多时序余量，或在相近性能下使用更低电压。

这正是华为以 Tau（τ）缩放描述该路径的原因：芯片进步不应只看晶体管尺寸，也应关注信号穿过电路和系统所需的时间。华为明确将 LogicFolding 定位为压缩信号传播延迟、并改善密度和能效的方法。

华为为何强调“数据搬运”

华为并非认为晶体管开关不耗电。它强调的是：在大型现代处理器中，数据移动和时钟分配可能占据动态功耗的相当大部分。信号每一次跨越长金属线路，以及为驱动这些线路而增加的缓冲器，都会增加开关活动和能耗。

所以，物理邻近性很关键。若数据的产生单元、消费单元及其附近存储能够放得更近，芯片就能减少在不同模块之间传送信号的时间与能量。换言之，LogicFolding 不只是封装技术，也是一种围绕数据局部性展开的设计策略。2

麒麟 2026：华为披露的能效提升

华为对麒麟 2026 与麒麟 9030 Pro 的比较属于同等性能口径：公司称，新架构可在性能相当时将总功耗降低 41%，并使测得的晶体管密度提升约 55%。在所述运行条件下，功率密度也降低了 5.6%。47

相关报道还称，在并行度较高的子系统中，华为给出的节能幅度更大：相较于前代平面设计，NPU 功耗降低 66%、GPU 功耗降低 58%、CPU 性能大核功耗降低 41%。1

从架构特征看，这种差异并不难理解。NPU 与 GPU 往往包含大量结构规则、通信密集的并行单元，更容易将数据生产者、消费者和局部存储跨层靠近布置。CPU 同样能受益于较短的走线，但其执行受依赖关系限制更强。

串行 CPU 工作为何更难获益

CPU 经常处理串行指令流：一条指令的结果，可能是下一条指令继续执行的前提。这类依赖链决定了工作负载无法随意切分到芯片的不同物理区域。

3D 布局仍可降低部分连线和时钟成本，但无法消除等待前序结果的根本需求。这也有助于解释，为何华为所称的 CPU 降功耗幅度，小于 NPU 与 GPU 的对应数据。1

3D 堆叠的代价：散热、良率与成本

把有源逻辑层叠起来，也会引入难题。更密集的有源层需要更有效地散热；供电、测试、修复和调试都会变得更复杂。晶圆对准精度和键合缺陷还会影响制造良率，多层设计也可能增加工艺与封装成本。

这些约束之所以重要，是因为 3D 集成的价值，最终取决于能否可靠、规模化地量产，而不只是物理设计指标是否漂亮。路透社将华为的整体思路描述为在制裁限制下绕开部分瓶颈的一条潜在路径，但也指出，它是否构成真正的突破仍有待验证。

麒麟 2027 的路线图：更细键合节距、更密垂直互连

华为下一步路线图更为激进：为麒麟 2027 规划 1 微米混合键合节距和超过 1 亿个垂直互连。华为还提出了同等性能下**功耗降低 47%**的目标，并给出长期实现 720 纳米顶层金属节距、同时维持超过 1 亿条垂直连接的规划。它们属于前瞻目标，而非已获独立验证的量产产品结果。15

更细的键合节距，意味着垂直连接有机会覆盖芯片中更大比例的逻辑；但对对准精度、缺陷控制、设计工具、热管理和测试的要求也会同步提高。

出口限制背景下，这条路意味着什么

LogicFolding 的战略吸引力在于，它试图不把技术进步完全押注于获取最新光刻设备。不过，这并不代表制造约束从此消失。美国针对中国先进芯片、制造设备及相关技术的出口管制，仍覆盖与先进节点生产有关的多个类别。

因此，华为的 3D 路线应被视为一条互补性的缩放路径：它可能让既定工艺技术释放更多能力，但仍依赖高水平的键合、量测、设计自动化和制造执行能力。

结论

麒麟 2026 的 LogicFolding，试图将芯片缩放的重心转向缩短信号传播距离。通过两层有源硅的混合键合，部分长距离互连有望被短垂直连接替代，从而提升布局密度，并降低长互连带来的延迟与能耗；NPU、GPU 等并行且数据移动密集的模块，理论上尤其适合这种方案。

不过，约 55% 的有效晶体管密度提升与同等性能下 41% 的功耗降低，目前仍是华为披露的指标。真正的考验在于：这套架构能否在面向消费者的量产移动处理器中，同时兑现能效、散热、良率和成本目标。237