华为这次公布的并不是一台已经量产的“1.4纳米光刻机”，而是一套试图改变芯片竞争规则的设计与封装路线图。

2026年5月，华为半导体业务负责人、科学家委员会主席何庭波在上海举行的IEEE国际固态电路与系统会议（IEEE ISCAS）上介绍了Tau（τ）Scaling Law，以及与之配套的三维电路架构LogicFolding。华为预计，2026年推出的首款双层Kirin芯片将率先采用这一思路；到2031年，三层架构有望实现相当于1.4纳米制程的晶体管密度。123

不过，必须先厘清一个容易被标题放大的概念：“1.4纳米等效”不是“使用1.4纳米工艺制造”。它主要是对晶体管密度或芯片综合能力的比较，不能直接证明华为及其合作制造商已经拥有真正的1.4纳米制造节点。

LogicFolding到底在“折叠”什么？

传统的摩尔定律路线，核心是持续缩小晶体管和电路特征尺寸，让同一块芯片容纳更多晶体管。但随着尺寸逼近原子尺度，单纯微缩面临越来越高的制造、功耗和成本压力。

LogicFolding的思路则有所不同：它不只把电路铺在单一的二维平面上，而是对逻辑模块进行重新组织，并将部分电路垂直堆叠到多个有源层中。这样做的目标，是让关键数据路径更短、互连电阻和电容更低，从而减少信号传播延迟。

可以把它理解为：晶体管本身未必变得更小，但晶体管之间“走线的路”变短了。华为称，这种方法可以带来约55%的阶梯式晶体管密度提升。24

Tau Scaling Law为何强调“时间”？

Tau中的τ，代表与信号传播有关的时间常数。华为提出，未来芯片进步不应只盯着晶体管的几何尺寸，也应把信号和数据在器件、电路、芯片及整个系统中的传输时间作为重要优化目标。

在这一框架下，LogicFolding负责改变电路的空间布局，Tau Scaling Law则提供一种评价和优化方向：

• 缩短信号在芯片内部的传播距离；
• 降低互连带来的电阻、电容负担；
• 在相同或相近制造节点上提高有效密度；
• 争取改善性能与每瓦性能。

因此，这并不是宣称“摩尔定律已经失效”，而是试图在传统几何微缩越来越困难时，增加一条以架构、互连和系统协同优化为核心的扩展路径。由于Tau Scaling Law与何庭波的姓氏存在谐音或双关关系，外界也有人将其非正式称为“何氏定律”或“Her’s Law”。

为什么这条路线可能降低对EUV的依赖？

极紫外光刻（EUV）是制造先进逻辑芯片的重要设备。中国在美国及其盟友的出口限制下，无法获得ASML最先进的EUV光刻机，这使中国芯片厂商难以单纯沿着“不断缩小平面晶体管”的路线追赶全球领先者。117

华为提出的替代方案是：尽量利用较成熟、国内更容易获得的制造工艺，再通过三维电路设计、先进封装和更短的信号路径，提升单位面积能够完成的计算量。

这意味着，华为试图绕开的并不是所有先进制造环节，而是对“必须依靠最先进光刻设备才能获得下一代芯片能力”这一逻辑的依赖。换句话说，它的目标是通过设计和封装层面的扩展，弥补部分制程差距。

与中国现有7纳米、台积电2纳米相比，处在什么位置？

中国目前已经展示的先进国产芯片制造能力，通常被外界描述为7纳米级，主要依赖较老的深紫外（DUV）光刻技术，而非EUV。13

如果华为的路线能够按计划推进，那么LogicFolding就是试图通过架构创新，一次跨越多个名义上的制程代际。但它与真正的先进制程并不能简单画等号。

相比之下，台积电已经拥有2纳米技术，并表示计划在2028年开始生产1.4纳米产品。这比华为提出的2031年“1.4纳米等效密度”目标早约三年。15

所以，两者比较的不是同一个指标：台积电谈的是传统意义上的制造制程，华为当前公布的则是通过三维架构实现的密度或能力等效目标。

为什么分析人士仍然谨慎？

1. 缺少独立验证数据

华为目前没有公布一款量产LogicFolding芯片经过独立验证的完整数据，包括实际芯片测量、性能基准、功耗、良率、可靠性和成本。路透社也指出，这究竟是否构成真正的技术突破，仍未有定论。12

一张密度路线图可以说明方向，但无法替代量产芯片的实测结果。

2. 晶体管密度不等于整机性能

晶体管数量更多，并不自动意味着芯片更快、更省电或更适合AI计算。完整的芯片竞争还涉及：

• 计算性能和持续性能；
• 内存带宽与缓存体系；
• 输入输出能力；
• 先进封装质量；
• 软件和编译器生态；
• 制造难度、良率与单位成本。

三维结构可能缩短部分关键路径，却也会让布线、供电、时钟同步、测试和故障定位更加复杂。

3. 散热可能成为核心瓶颈

把多个有源逻辑层堆叠在一起，会提高局部热密度；位于内部的芯片层也更难把热量排出。对于需要长时间高负载运行的AI加速器而言，这尤其关键。

此外，垂直堆叠还可能加剧电源输送和时钟管理问题。分析人士将散热、EDA工具和量产良率列为这条路线必须解决的主要障碍。6

4. EDA工具和经济性同样重要

传统电子设计自动化（EDA）流程主要面向二维芯片。LogicFolding要真正落地，需要设计工具同时处理三维布局布线、时序、信号完整性、热行为、供电、验证和测试。

即便架构在技术上可行，更多工艺步骤、更复杂的封装、更高的缺陷暴露概率和更低的良率，也可能推高成本。如果良率不足，名义上的密度优势未必能转化为商业优势。26

目前公开证据还不能说明华为已经解决了这些系统级问题。

这项技术与华为的制裁应对有何关系？

LogicFolding是华为迄今较明确的一次战略转向：与其等待重新获得EUV、先进美国EDA工具或英伟达顶级AI产品，不如同时在芯片设计、制造、封装和AI计算平台上建立更完整的国产替代路线。12

这条路线也延续了Mate 60的象征意义。2023年，华为Mate 60系列搭载国产7纳米级Kirin芯片，证明美国制裁并没有完全阻断其智能手机芯片业务的恢复。如今，华为试图把这种“在受限条件下继续推进”的逻辑，从一款手机产品扩展到长期的芯片设计和AI芯片路线图。12

英伟达在中国市场的处境，则进一步放大了这场竞争的战略价值。出口管制限制了中国企业获得其最先进AI加速器的渠道，相关报道显示，华为及其他本土厂商正在从英伟达市场收缩中获得机会。但这并不意味着华为已经稳居绝对领先位置，中国本土竞争者仍然活跃，英伟达也仍在尝试保留其在中国市场的业务空间。78

“自主创新”叙事与技术验证需要分开看

中国舆论和部分官方相关讨论，普遍将这项发布视为外部限制倒逼自主创新、推动本土竞争的例子。这种政治和产业解读，解释了为什么华为的方案受到高度关注。

但舆论热度不能替代工程验证。真正决定LogicFolding能否成为产业突破的，将是未来几年能否拿出可重复的性能、功耗、良率、可靠性和成本数据，并证明它能从手机SoC扩展到更大规模、更高功耗的AI芯片。12

至于中国官方和公众是否会据此形成针对中美AI合作的统一、权威立场，目前已有证据不足以把某一项具体反应直接归因于LogicFolding发布。更准确的判断是：这首先是一则半导体竞争与技术自主化新闻，而不是中美已经形成稳定AI合作框架的证据。

结论是：华为提出了一条可能绕开部分EUV制程限制的架构路线，但截至目前，它仍是一项雄心勃勃的技术主张和长期路线图，而不是已经被独立证明的1.4纳米制造突破。

华为这次公布的并不是一台已经量产的“1.4纳米光刻机”，而是一套试图改变芯片竞争规则的设计与封装路线图。

2026年5月，华为半导体业务负责人、科学家委员会主席何庭波在上海举行的IEEE国际固态电路与系统会议（IEEE ISCAS）上介绍了Tau（τ）Scaling Law，以及与之配套的三维电路架构LogicFolding。华为预计，2026年推出的首款双层Kirin芯片将率先采用这一思路；到2031年，三层架构有望实现相当于1.4纳米制程的晶体管密度。123

不过，必须先厘清一个容易被标题放大的概念：“1.4纳米等效”不是“使用1.4纳米工艺制造”。它主要是对晶体管密度或芯片综合能力的比较，不能直接证明华为及其合作制造商已经拥有真正的1.4纳米制造节点。

LogicFolding到底在“折叠”什么？

传统的摩尔定律路线，核心是持续缩小晶体管和电路特征尺寸，让同一块芯片容纳更多晶体管。但随着尺寸逼近原子尺度，单纯微缩面临越来越高的制造、功耗和成本压力。

LogicFolding的思路则有所不同：它不只把电路铺在单一的二维平面上，而是对逻辑模块进行重新组织，并将部分电路垂直堆叠到多个有源层中。这样做的目标，是让关键数据路径更短、互连电阻和电容更低，从而减少信号传播延迟。

可以把它理解为：晶体管本身未必变得更小，但晶体管之间“走线的路”变短了。华为称，这种方法可以带来约55%的阶梯式晶体管密度提升。24

Tau Scaling Law为何强调“时间”？

Tau中的τ，代表与信号传播有关的时间常数。华为提出，未来芯片进步不应只盯着晶体管的几何尺寸，也应把信号和数据在器件、电路、芯片及整个系统中的传输时间作为重要优化目标。

在这一框架下，LogicFolding负责改变电路的空间布局，Tau Scaling Law则提供一种评价和优化方向：

• 缩短信号在芯片内部的传播距离；
• 降低互连带来的电阻、电容负担；
• 在相同或相近制造节点上提高有效密度；
• 争取改善性能与每瓦性能。

因此，这并不是宣称“摩尔定律已经失效”，而是试图在传统几何微缩越来越困难时，增加一条以架构、互连和系统协同优化为核心的扩展路径。由于Tau Scaling Law与何庭波的姓氏存在谐音或双关关系，外界也有人将其非正式称为“何氏定律”或“Her’s Law”。

为什么这条路线可能降低对EUV的依赖？

极紫外光刻（EUV）是制造先进逻辑芯片的重要设备。中国在美国及其盟友的出口限制下，无法获得ASML最先进的EUV光刻机，这使中国芯片厂商难以单纯沿着“不断缩小平面晶体管”的路线追赶全球领先者。117

华为提出的替代方案是：尽量利用较成熟、国内更容易获得的制造工艺，再通过三维电路设计、先进封装和更短的信号路径，提升单位面积能够完成的计算量。

这意味着，华为试图绕开的并不是所有先进制造环节，而是对“必须依靠最先进光刻设备才能获得下一代芯片能力”这一逻辑的依赖。换句话说，它的目标是通过设计和封装层面的扩展，弥补部分制程差距。

与中国现有7纳米、台积电2纳米相比，处在什么位置？

中国目前已经展示的先进国产芯片制造能力，通常被外界描述为7纳米级，主要依赖较老的深紫外（DUV）光刻技术，而非EUV。13

如果华为的路线能够按计划推进，那么LogicFolding就是试图通过架构创新，一次跨越多个名义上的制程代际。但它与真正的先进制程并不能简单画等号。

相比之下，台积电已经拥有2纳米技术，并表示计划在2028年开始生产1.4纳米产品。这比华为提出的2031年“1.4纳米等效密度”目标早约三年。15

所以，两者比较的不是同一个指标：台积电谈的是传统意义上的制造制程，华为当前公布的则是通过三维架构实现的密度或能力等效目标。

为什么分析人士仍然谨慎？

1. 缺少独立验证数据

华为目前没有公布一款量产LogicFolding芯片经过独立验证的完整数据，包括实际芯片测量、性能基准、功耗、良率、可靠性和成本。路透社也指出，这究竟是否构成真正的技术突破，仍未有定论。12

一张密度路线图可以说明方向，但无法替代量产芯片的实测结果。

2. 晶体管密度不等于整机性能

晶体管数量更多，并不自动意味着芯片更快、更省电或更适合AI计算。完整的芯片竞争还涉及：

• 计算性能和持续性能；
• 内存带宽与缓存体系；
• 输入输出能力；
• 先进封装质量；
• 软件和编译器生态；
• 制造难度、良率与单位成本。

三维结构可能缩短部分关键路径，却也会让布线、供电、时钟同步、测试和故障定位更加复杂。

3. 散热可能成为核心瓶颈

把多个有源逻辑层堆叠在一起，会提高局部热密度；位于内部的芯片层也更难把热量排出。对于需要长时间高负载运行的AI加速器而言，这尤其关键。

此外，垂直堆叠还可能加剧电源输送和时钟管理问题。分析人士将散热、EDA工具和量产良率列为这条路线必须解决的主要障碍。6

4. EDA工具和经济性同样重要

传统电子设计自动化（EDA）流程主要面向二维芯片。LogicFolding要真正落地，需要设计工具同时处理三维布局布线、时序、信号完整性、热行为、供电、验证和测试。

即便架构在技术上可行，更多工艺步骤、更复杂的封装、更高的缺陷暴露概率和更低的良率，也可能推高成本。如果良率不足，名义上的密度优势未必能转化为商业优势。26

目前公开证据还不能说明华为已经解决了这些系统级问题。

这项技术与华为的制裁应对有何关系？

LogicFolding是华为迄今较明确的一次战略转向：与其等待重新获得EUV、先进美国EDA工具或英伟达顶级AI产品，不如同时在芯片设计、制造、封装和AI计算平台上建立更完整的国产替代路线。12

这条路线也延续了Mate 60的象征意义。2023年，华为Mate 60系列搭载国产7纳米级Kirin芯片，证明美国制裁并没有完全阻断其智能手机芯片业务的恢复。如今，华为试图把这种“在受限条件下继续推进”的逻辑，从一款手机产品扩展到长期的芯片设计和AI芯片路线图。12

英伟达在中国市场的处境，则进一步放大了这场竞争的战略价值。出口管制限制了中国企业获得其最先进AI加速器的渠道，相关报道显示，华为及其他本土厂商正在从英伟达市场收缩中获得机会。但这并不意味着华为已经稳居绝对领先位置，中国本土竞争者仍然活跃，英伟达也仍在尝试保留其在中国市场的业务空间。78

“自主创新”叙事与技术验证需要分开看

中国舆论和部分官方相关讨论，普遍将这项发布视为外部限制倒逼自主创新、推动本土竞争的例子。这种政治和产业解读，解释了为什么华为的方案受到高度关注。

但舆论热度不能替代工程验证。真正决定LogicFolding能否成为产业突破的，将是未来几年能否拿出可重复的性能、功耗、良率、可靠性和成本数据，并证明它能从手机SoC扩展到更大规模、更高功耗的AI芯片。12

至于中国官方和公众是否会据此形成针对中美AI合作的统一、权威立场，目前已有证据不足以把某一项具体反应直接归因于LogicFolding发布。更准确的判断是：这首先是一则半导体竞争与技术自主化新闻，而不是中美已经形成稳定AI合作框架的证据。

结论是：华为提出了一条可能绕开部分EUV制程限制的架构路线，但截至目前，它仍是一项雄心勃勃的技术主张和长期路线图，而不是已经被独立证明的1.4纳米制造突破。