ASML High‑NA EUV：推动2纳米以下芯片制造的关键技术

在High‑NA出现之前，为了打印极细线路，芯片厂往往需要使用 多重图案化（multi‑patterning） 技术——同一层电路需要多次曝光并拼接完成。这会带来更高的复杂度、更长的生产周期以及更高的缺陷风险。

High‑NA EUV的更高分辨率，使部分关键层能够 一次曝光直接完成，从而减少额外步骤。

这在制造上意味着：

• 更小的晶体管结构
• 更密集的金属互连
• 更简单的关键层制造流程
• 潜在更高良率和更短生产周期

因此，该技术被广泛认为是 2纳米以下逻辑节点和下一代存储器扩展的重要基础技术。

机器本身：规模与成本

High‑NA EUV光刻机被认为是人类制造过最复杂的工业设备之一。

一些关键指标包括：

• 单台价格约 3.5亿—4亿美元
• 体积接近 双层巴士大小，由数千个精密部件组成
• 当前量产型号处理能力约 175–200片晶圆/小时

这些设备的成本极高，因此晶圆厂在采购时必须权衡：

• 是否能通过减少光刻步骤降低整体制造成本
• 是否能显著提高晶体管密度和性能

只有少数顶级芯片厂具备部署这种设备的资金和技术能力。

哪些公司正在部署High‑NA

目前High‑NA EUV的早期用户主要集中在全球最大几家半导体制造企业。

已公开涉及的公司包括：

• 英特尔（Intel）：最早接收High‑NA系统，并与ASML长期合作开发该技术。
• 三星电子（Samsung Electronics）：据报道已订购用于未来量产线的High‑NA设备。
• SK海力士（SK hynix）：已安装High‑NA系统，用于加速下一代存储器研发。

行业预测认为，随着技术成熟，这些公司将成为最早在生产线上广泛使用High‑NA EUV的厂商。

首批芯片和量产时间

High‑NA EUV已经从实验阶段走向产业部署。

当前时间表大致为：

• 2025年：首批High‑NA设备开始交付客户
• 2026年：更多客户开始部署早期系统
• 2027—2028年：预计进入更大规模量产阶段

短期内，High‑NA EUV并不会完全取代现有EUV系统。很多制造层仍会继续使用 0.33 NA EUV，因为其成本和产能在某些工艺步骤上仍更具优势。

因此，未来几年先进晶圆厂可能会 同时使用两代EUV设备。

对逻辑芯片的意义

对于CPU、GPU以及AI加速器等逻辑芯片，High‑NA带来的优势主要体现在：

• 更小的晶体管栅极结构
• 更密集的互连布局
• 更高的晶体管密度

这些因素通常意味着 更高性能和更好的能效。

在AI芯片领域，这一点尤为关键，因为算力密度往往直接取决于单颗芯片可容纳的晶体管数量。

对存储芯片的意义

High‑NA EUV同样可能影响存储器技术路线。

例如在 先进DRAM 制造中，持续缩小结构尺寸对于提升容量和带宽至关重要。部分预测认为High‑NA能够支持 2纳米以下的DRAM结构，满足AI服务器对高带宽内存（HBM）的需求。

随着AI算力需求增长，逻辑芯片和高带宽内存的同步升级正成为整个产业链的重点。

AI需求如何推动ASML增长

ASML的商业模式高度依赖半导体产业的技术升级周期。

在公司披露的财务数据中：

• 2025年净销售额：327亿欧元
• 净利润：96亿欧元

公司管理层表示，人工智能计算需求正在成为长期增长的关键驱动力。

AI训练和推理需要：

• 更高的计算密度
• 更先进的逻辑芯片
• 更大带宽的内存

这些需求都直接推动晶圆厂投资更先进的光刻设备。

因此，High‑NA EUV不仅是技术突破，也强化了ASML在产业中的特殊地位——目前 全球只有ASML能够提供先进EUV光刻系统。

ASML的全球扩展：印度合作

除了技术升级，ASML也在拓展新的半导体生态合作。

2026年，塔塔电子（Tata Electronics）与ASML签署协议，为印度古吉拉特邦的首个前端晶圆厂提供技术支持。

该项目特点包括：

• 投资规模约 110亿美元
• 使用 300mm晶圆生产线
• 属于印度建设本土半导体产业的重要计划之一

公开信息显示，该工厂将使用ASML的光刻设备，但并未确认是否会采用High‑NA系统。

大趋势：摩尔定律的下一阶段

High‑NA EUV被认为是自EUV商业化以来 最重要的一次光刻技术升级。

通过在更少步骤中实现更精细图案，它为晶体管密度继续提升提供了路径，使芯片产业能够进入 2纳米以下的时代。

不过，这项技术也伴随着巨大的成本和工程复杂度。全球能够承担这种设备投资的公司屈指可数。

如果当前产业路线图成立，那么 2020年代后期 很可能成为High‑NA EUV从前沿技术走向主流制造基础设施的关键阶段。