该战略的核心,是摆脱行业对ASML极紫外(EUV)光刻机的依赖。中国被禁止购买这些设备。华为的新框架并非继续通过缩小晶体管来追赶传统的摩尔定律——这条路已因无法获取EUV光刻机而受阻——而是试图改变游戏规则。2026年5月25日,华为半导体首席科学家何庭波在上海举办的IEEE国际电路与系统研讨会(ISCAS)上宣布了这一计划,并展示了一条路线图,即在仍使用较旧型深紫外(DUV)光刻工具的情况下,于2031年实现相当于1.4纳米制程节点的晶体管密度 。
Tau缩放定律是华为提出的、用以替代摩尔定律的新法则。它衡量进步的标准,不再是晶体管能蚀刻得多小,而是信号传播延迟——即数据在芯片内部及系统之间传输所需的时间 。其目标是在四个层面同时压缩这个时间常数τ:器件层面(最小化电阻和寄生电容)、电路层面、芯片层面以及整个系统层面 。
这是优化目标的彻底转变。历史上,整个行业都在追逐更小的几何尺寸,而华为如今在追逐更快的信号速度。华为官方公告将这条定律描述为“引领半导体与电子系统演进的新指导原则” 。
LogicFolding是Tau缩放定律的物理实现形式。它是一种垂直的3D逻辑堆叠技术,将逻辑电路折叠成多层结构,以此缩短关键路径的布线,并减少拖慢信号速度的阻性和容性负载 。华为声称,这种方法能使晶体管密度比传统平面设计增加55%,并将高性能核心的能效提升41% 。
华为公布的技术路线图显示,一款双层堆叠的芯片预计在2026年投入市场,很可能应用在Mate 90系列的新款Kirin(麒麟)处理器中;到2031年,将推出三层堆叠的芯片,届时其晶体管密度有望达到台积电和三星需用1.4纳米制程才能实现的同等水平 。至关重要的是,所有这些规划都不需要使用EUV光刻机 。
尽管这些主张很大胆,但有多个重要理由让人对其持怀疑态度。首先,55%的密度提升是华为自己提供的数据,尚未经过独立验证 。实验室结果能否转化为大规模生产,仍是个未知数。路透社的独立分析将这种方法描述为“为中国提供了一条尽管美国制裁仍能制造尖端芯片的路径”,但同时也审慎地指出,这是否代表真正的突破“仍有待观察” 。
其次,LogicFolding面临着巨大的实际挑战。当逻辑电路被垂直堆叠时,散热问题会变得异常困难。实现该架构所需的设计工具生态尚未成熟,而三层逻辑芯片的量产良率也未被证明具有商业可行性 。
英伟达(Nvidia)首席执行官黄仁勋虽称华为的工作“是一个突破”,但也表示“对台积电来说不是威胁”,并指出台积电已使用先进3D封装多年,真正的挑战在于如何提升产量 。第一个真正的考验将是2026年晚些时候推出的麒麟芯片,届时将能看到其所宣称的密度优势,能否在需要生产数百万颗芯片时得以实现 。
对韩国芯片制造商的影响因其业务重心不同而各异。对于在前沿代工市场与台积电直接竞争的三星而言,华为的战略构成了有条件的威胁。如果LogicFolding取得成功,它可能会缩小三星目前因拥有EUV光刻工厂而享有的制造优势,使华为能够通过国内或中国可获得的代工厂,生产具有竞争力的AI和服务器级别逻辑芯片 。这可能会削弱获取EUV光刻机的溢价,并对代工业务带来价格压力。
对于SK海力士,威胁则更为间接。LogicFolding是一种逻辑芯片架构,并不直接涉及DRAM或高带宽存储器(HBM)的生产。SK海力士的核心内存业务并非主要目标。然而,如果华为成功构建出有竞争力的AI芯片生态系统,中国公司可能会减少对非中国芯片供应商的依赖,这最终可能会软化SK海力士向这些系统供应先进存储器产品的需求 。
Tau缩放定律和LogicFolding揭示了一项早已超越简单追赶传统制程节点的战略。中国正试图重新定义芯片缩放的含义。华为的目标不是按照ASML、台积电和三星设定的条件进行EUV之战,而是试图改变战场本身——以时间而非纳米尺度来衡量进步 。
这种架构上的跨越式发展,是更广泛的自力更生行动的一部分,该行动横跨设备、电路、芯片和系统级的优化,而不仅仅是光刻技术 。这也释放了一个信号:华盛顿的出口管制体系虽然造成了实际的成本,但并未阻止中国芯片的进步。相反,它将大量资源引向了替代路径。公开将美国的制裁归功为LogicFolding技术的催化剂,是一种试图表明压力已适得其反的宣称 。
选择在IEEE ISCAS这样一个重大国际会议上于上海发布,传递了一个刻意信号:无论是否受到工具限制,华为都意图继续留在尖端半导体对话的核心位置 。对华盛顿的政策制定者以及首尔、新竹的竞争对手来说,迫在眉睫的问题已不再是“中国是否会找到绕过制裁的方法?”,而是“这些变通之法,究竟能以多快的速度具备竞争力?”。