华为抛出“逻辑折叠”新玩法：不用EUV光刻机，2031年对标1.4nm芯片

Tau（τ）Scaling法则：换一种玩法

Tau Scaling法则是为取代“摩尔定律”而提出的一套新指标。过去，行业进步看的是在平面上塞进多少越来越小的晶体管。而Tau（τ）法则把目标从“缩短物理间距”转向了“缩短信号在芯片内跑完全程的时间”。

这套框架的核心逻辑在于，与其花大力气把晶体管刻得更小，不如从系统层面打通晶体管、互连、封装和设计，让数据跑得更快、更省电。因为在现代芯片里，真正的瓶颈往往是数据传输，而不是晶体管的数量 。

LogicFolding：靠“叠罗汉”绕开EUV

LogicFolding正是基于Tau法则打造的具体架构。传统芯片设计像是把所有逻辑电路铺在一张纸上，而LogicFolding则是把电路“折叠”起来，做成垂直的两到三层 。这个看似简单的改动带来了两个关键增益：

1. 缩短走线，提升能效。 电路走上三维架构后，信号需要跨越的实际距离大大缩短，这直接降低了电阻-电容负载（RC负载），让芯片速度更快、功耗更低 。
2. 不靠先进光刻也能堆密度。 华为声称，这种堆叠方案能带来大约55%的晶体管密度提升，且无需依赖EUV光刻机那近乎原子级的精度 。

需要注意的是，这些提升并不寄望于台积电或三星那样的先进制程。这批芯片会继续基于中芯国际（SMIC）成熟的7nm级别工艺来制造，使用深紫外光刻（DUV）这类不在美国现行出口管制“卡死”范围内的设备 。华为还透露，过去六年里，他们已经用这套底层协同优化理念，量产了381款芯片型号 。

路线图：2026麒麟芯打头阵，2031年追上1.4nm

华为给出了一个具体的两步走时间表：

• 2026年底： 首款商用LogicFolding芯片将搭载于麒麟系统级芯片（SoC）上，大概率会用在Mate 90系列上，采用双层堆叠设计。这颗芯片的目标晶体管密度是238 MTr/mm²，大约能与台积电的3nm级工艺掰掰手腕 。其早期性能指标包括峰值频率3.1GHz，以及能效核（P-core）效率提升40% 。
• 2031年前： 届时将推出三层LogicFolding设计，达到相当于1.4nm级工艺的密度。有趣的是，台积电自己的目标是在2028年就量产真正的1.4nm 。

黄仁勋的回应：是“严重威胁”还是“不是个事儿”？

华为蓝图公布后，英伟达CEO黄仁勋的回应在几天之内出现了微妙的摇摆。

早在ISCAS会议前不久，黄仁勋就在CNBC的采访中承认了华为在某个重要市场的统治力。他坦言，美国的出口限制已让英伟达无法公平竞争，公司已“基本将中国AI芯片市场让给了华为” 。

当被直接问到LogicFolding是否威胁到台积电的晶圆代工领导地位时，黄仁勋的公开表态先紧后松。初期有报道称，黄仁勋觉得华为能在成熟7nm节点上实现有竞争力的AI性能，这种能力本身对依赖“用户必须永远追求最新制程”这一商业模式的台积电构成了“严重威胁” 。

然而，仅仅几天后的5月29日，黄仁勋在台北接受采访时给出了一个更有信心且略带不屑的判词。他说：“这对华为而言是突破，但对台积电来说并不是威胁。”他进一步补充道：“台积电用芯片堆叠和3D封装已经多久了？差不多十年了吧。台积电的技术是非常先进的。”。

现实审视：宏图背后待解的难题

尽管华为的设想充满战略胆识，但从务实角度看，背后还有几个关键问题值得留意：

• 数据尚未经独立证实。 那个55%的晶体管密度提升数字，目前只是华为的内部估算，还没有像TechInsights这类第三方分析机构拆解验证过 。更要注意，华为描绘的是通过架构创新达到“等效于1.4nm”的效果，而非真的实现了1.4nm光刻制程。
• 发热和良率是现实的坎。 把逻辑电路垂直叠起来，意味着一个更小的空间内要散掉显著增多的热量。同时，确保多层堆叠后每一层都毫无缺陷，在制造上极富挑战。行业分析师提醒，这些问题可能会限制大规模3D逻辑芯片的商业化前景和峰值性能表现 。
• “等效密度”的门道。 华为并不是说能把晶体管刻到1.4nm那么小，而是通过向上堆叠，在一定面积内装进数量功能上差不多的晶体管。在功耗、散热和成本上，这样做出来的3D拼叠芯片，与基于先进制程的单片芯片相比，是另一套复杂的评估逻辑，不能简单画等号 。

总的来说，华为给出了一套“后摩尔时代”的生存打法，把半导体竞赛的焦点从纯粹的光刻精度博弈，重新拉回到了精巧的三维设计能力上。2026年的麒麟芯片将是最早的一块试金石，而那个最终的2031年目标，则是一场赌注很大的长跑——成败最终要看他们能否驯服3D逻辑堆叠里那些棘手的物理极限。