华为半导体业务负责人何庭波的预印本，核心并不是宣称“垂直堆叠天然更凉”。它试图证明的是：LogicFolding 若能显著缩短信号传输路径、减少时钟分配开销，就可能让更高密度的芯片以更低功耗完成同一任务。

就目前公开材料而言，这些是华为披露的实测结果，主要来自公司预印本及相关报道，并非独立机构完成的整机封装散热认证。14

先看结论：密度增加，不必然意味着同等任务更耗电

华为将麒麟 2026 与此前的平面架构设计相比，称晶体管密度从约 1.55 亿个/mm² 增至约 2.38 亿个/mm²，约提高 55%。在“同等性能”条件下，华为报告的功耗降幅为：12

• NPU：66%
• GPU：58%
• CPU 性能核：41%

这组数字针对的是一个明确的反驳对象：更高密度的 3D 逻辑并不必然意味着，在相同工作量下芯片一定释放更多热量。若完成同一任务所需功耗更低，需要被排出的总热量理论上也可能更少。

但这并不等于任何负载、任何封装方式或每个局部热点都会更冷。功耗、功率密度与整机温度并不是同一个概念。16

NPU：为何是最显著的案例

华为称，在保持 29 TOPS 算力时，麒麟 2026 的 NPU 可将时钟频率降低 63%，工作电压从 0.85V 降至 0.55V，功率密度约降低 73%；在偏向极限性能的运行点，NPU 最高可达 70 TOPS。120

其中的工程逻辑是：关键路径更短，意味着时序裕量增加。设计者可以将这一裕量用于降低频率，并进一步降低电压，而不牺牲目标性能。动态功耗对电压和频率都很敏感，因此两者同时下降，能够带来较大的节能效果。

不过，70 TOPS 也恰好说明 τ Scaling 不是“自动省电定律”。同一份时序裕量也可以被用来提高频率、换取更高性能；一旦这样选择，能耗乃至热方面的收益就可能缩小。

GPU 和 CPU：收益为何不一样

对于 GPU，华为称在维持 61 fps 时，电压可降低约 200mV，同等性能功耗下降 58%。321

NPU 与 GPU 通常具有较高并行度，也需要频繁进行数据搬运和时钟分配。因此，当物理设计将较长的片上互连转化为较短的垂直连接时，它们可能更容易获得收益。

CPU 性能核的控制逻辑、缓存、时延约束和处理依赖关系更复杂，华为报告的降幅因此较小，为 41%。这是对不同模块收益差异的一种合理技术解释，而不是经独立验证的因果拆解。1

LogicFolding 到底做了什么

LogicFolding 并非简单地把几个独立芯片裸片叠在一起。按华为的描述，它会把原本平面电路中的部分功能分配到多个垂直的有源层，并通过混合键合（hybrid bonding）连接；其目标是让一部分长距离水平连线变成短距离垂直互连。14

华为将 τ 定义为关键信号路径的传播延迟，并将 LogicFolding 视作压缩这类延迟的一种设计手段。14

论文披露，在折叠后的路径中，互连长度通常可减少约 20%，在关键路径上最高可减少 70%。在一个测试模块中，时钟布线减少 28%，时钟缓冲器数量由约 43,600 个降至约 19,000 个。1

这不只是为了提高速度。更短的连线和更少的缓冲器，意味着需要反复充放电的电容可能减少，片上互连和时钟分配的能耗也有机会下降。这正是华为将“更短关键路径”与“更低电压、功耗”联系起来的技术链路。

公开资料提到的 1.5 微米混合键合间距以及约 5,000 万条垂直连接，指向的是细粒度集成，而非粗粒度的多裸片堆叠。更小的键合间距在理论上可以承载更多垂直连接、进一步压缩路径，但也会提高制造、对准、良率和设计验证难度。14

DSP 的反例：总功耗下降，功率密度却上升

DSP 是解读这些结果时最不能忽略的保留项。华为披露的早期折叠 DSP 实现中，完成相同工作时总功耗下降 25%，但功率密度却上升 24%，原因是面积缩小得比功耗更快。2022

这里必须区分两件事：

• 总功耗：一个模块消耗多少瓦；
• 功率密度：单位面积上集中多少瓦。

后者与局部热点和热流密度直接相关。也就是说，即便模块总瓦数降低，若热量被压缩在更小面积内，局部散热问题仍可能加重。

华为提到，后续的麒麟 2027 DSP 目标或披露结果是功耗降低 47%，并让功率密度低于平面架构基线；但这不能作为麒麟 2026 已经解决该问题的证据，应与 2026 年实测结果分开看待。2025

这些数据证明了什么，又没有证明什么

现有数据支持一项较为具体的判断：在华为这套实现、这些同等性能测试点下，通过重新组织互连拓扑，麒麟 2026 似乎实现了更高晶体管密度，并在多个关键模块上降低了功耗。这为不依赖立刻切换新制程节点的后摩尔改进路径提供了一个案例。14

但它们并没有证明：

• 每一种 3D 逻辑堆叠都会更省电或更凉；
• 模块级低功耗等同于完整封装、整机和持续高负载下的热表现；
• 在不同环境温度、不同频率策略或长期负载下，收益仍会保持不变；
• 更细键合间距的路线能以可接受的成本和良率持续扩展。

τ Scaling 关注的是信号传播时间，而不是一个保证能耗自动下降的物理定律。缩短延迟会增加设计选择空间：可换取更低电压和能耗，也可用于冲击更高频率。若时序裕量被全部用于性能，热与功耗收益便可能消失。

此外，3D 逻辑仍面临晶圆翘曲、层间高精度对准、更细键合间距下的缺陷和良率、供电网络、信号完整性，以及同时优化热、电和物理约束的 EDA 工具等难题。16

因此，麒麟 2026 更合适的定位是：它提供了一项值得关注的实测证据——3D 集成可以被用于提升能效，而不仅仅是堆高密度；但它还不是“3D 逻辑散热问题已经彻底解决”的最终证明。

华为半导体业务负责人何庭波的预印本，核心并不是宣称“垂直堆叠天然更凉”。它试图证明的是：LogicFolding 若能显著缩短信号传输路径、减少时钟分配开销，就可能让更高密度的芯片以更低功耗完成同一任务。

就目前公开材料而言，这些是华为披露的实测结果，主要来自公司预印本及相关报道，并非独立机构完成的整机封装散热认证。14

先看结论：密度增加，不必然意味着同等任务更耗电

华为将麒麟 2026 与此前的平面架构设计相比，称晶体管密度从约 1.55 亿个/mm² 增至约 2.38 亿个/mm²，约提高 55%。在“同等性能”条件下，华为报告的功耗降幅为：12

• NPU：66%
• GPU：58%
• CPU 性能核：41%

这组数字针对的是一个明确的反驳对象：更高密度的 3D 逻辑并不必然意味着，在相同工作量下芯片一定释放更多热量。若完成同一任务所需功耗更低，需要被排出的总热量理论上也可能更少。

但这并不等于任何负载、任何封装方式或每个局部热点都会更冷。功耗、功率密度与整机温度并不是同一个概念。16

NPU：为何是最显著的案例

华为称，在保持 29 TOPS 算力时，麒麟 2026 的 NPU 可将时钟频率降低 63%，工作电压从 0.85V 降至 0.55V，功率密度约降低 73%；在偏向极限性能的运行点，NPU 最高可达 70 TOPS。120

其中的工程逻辑是：关键路径更短，意味着时序裕量增加。设计者可以将这一裕量用于降低频率，并进一步降低电压，而不牺牲目标性能。动态功耗对电压和频率都很敏感，因此两者同时下降，能够带来较大的节能效果。

不过，70 TOPS 也恰好说明 τ Scaling 不是“自动省电定律”。同一份时序裕量也可以被用来提高频率、换取更高性能；一旦这样选择，能耗乃至热方面的收益就可能缩小。

GPU 和 CPU：收益为何不一样

对于 GPU，华为称在维持 61 fps 时，电压可降低约 200mV，同等性能功耗下降 58%。321

NPU 与 GPU 通常具有较高并行度，也需要频繁进行数据搬运和时钟分配。因此，当物理设计将较长的片上互连转化为较短的垂直连接时，它们可能更容易获得收益。

CPU 性能核的控制逻辑、缓存、时延约束和处理依赖关系更复杂，华为报告的降幅因此较小，为 41%。这是对不同模块收益差异的一种合理技术解释，而不是经独立验证的因果拆解。1

LogicFolding 到底做了什么

LogicFolding 并非简单地把几个独立芯片裸片叠在一起。按华为的描述，它会把原本平面电路中的部分功能分配到多个垂直的有源层，并通过混合键合（hybrid bonding）连接；其目标是让一部分长距离水平连线变成短距离垂直互连。14

华为将 τ 定义为关键信号路径的传播延迟，并将 LogicFolding 视作压缩这类延迟的一种设计手段。14

论文披露，在折叠后的路径中，互连长度通常可减少约 20%，在关键路径上最高可减少 70%。在一个测试模块中，时钟布线减少 28%，时钟缓冲器数量由约 43,600 个降至约 19,000 个。1

这不只是为了提高速度。更短的连线和更少的缓冲器，意味着需要反复充放电的电容可能减少，片上互连和时钟分配的能耗也有机会下降。这正是华为将“更短关键路径”与“更低电压、功耗”联系起来的技术链路。

公开资料提到的 1.5 微米混合键合间距以及约 5,000 万条垂直连接，指向的是细粒度集成，而非粗粒度的多裸片堆叠。更小的键合间距在理论上可以承载更多垂直连接、进一步压缩路径，但也会提高制造、对准、良率和设计验证难度。14

DSP 的反例：总功耗下降，功率密度却上升

DSP 是解读这些结果时最不能忽略的保留项。华为披露的早期折叠 DSP 实现中，完成相同工作时总功耗下降 25%，但功率密度却上升 24%，原因是面积缩小得比功耗更快。2022

这里必须区分两件事：

• 总功耗：一个模块消耗多少瓦；
• 功率密度：单位面积上集中多少瓦。

后者与局部热点和热流密度直接相关。也就是说，即便模块总瓦数降低，若热量被压缩在更小面积内，局部散热问题仍可能加重。

华为提到，后续的麒麟 2027 DSP 目标或披露结果是功耗降低 47%，并让功率密度低于平面架构基线；但这不能作为麒麟 2026 已经解决该问题的证据，应与 2026 年实测结果分开看待。2025

这些数据证明了什么，又没有证明什么

现有数据支持一项较为具体的判断：在华为这套实现、这些同等性能测试点下，通过重新组织互连拓扑，麒麟 2026 似乎实现了更高晶体管密度，并在多个关键模块上降低了功耗。这为不依赖立刻切换新制程节点的后摩尔改进路径提供了一个案例。14

但它们并没有证明：

• 每一种 3D 逻辑堆叠都会更省电或更凉；
• 模块级低功耗等同于完整封装、整机和持续高负载下的热表现；
• 在不同环境温度、不同频率策略或长期负载下，收益仍会保持不变；
• 更细键合间距的路线能以可接受的成本和良率持续扩展。

τ Scaling 关注的是信号传播时间，而不是一个保证能耗自动下降的物理定律。缩短延迟会增加设计选择空间：可换取更低电压和能耗，也可用于冲击更高频率。若时序裕量被全部用于性能，热与功耗收益便可能消失。

此外，3D 逻辑仍面临晶圆翘曲、层间高精度对准、更细键合间距下的缺陷和良率、供电网络、信号完整性，以及同时优化热、电和物理约束的 EDA 工具等难题。16

因此，麒麟 2026 更合适的定位是：它提供了一项值得关注的实测证据——3D 集成可以被用于提升能效，而不仅仅是堆高密度；但它还不是“3D 逻辑散热问题已经彻底解决”的最终证明。