Bước đột phá: ASML, TSMC và Imec đưa transistor 2D lên đĩa wafer 300mm với mật độ 50nm

Trong nhiều năm, ngành công nghiệp bán dẫn xem các vật liệu hai chiều – những chất siêu mỏng chỉ dày vài nguyên tử – như một con đường đầy hứa hẹn để kéo dài định luật Moore, vượt qua giới hạn vật lý của silicon. Nhưng bài toán nan giải luôn nằm ở khâu chế tạo. Đưa những vật liệu mỏng manh này lên những tấm đĩa bán dẫn (wafer) 300mm tiêu chuẩn, với mật độ đủ cạnh tranh với silicon tiên tiến nhất, tưởng chừng vẫn còn là một đích đến xa vời.

Khoảng cách đó vừa được rút ngắn một cách ngoạn mục. Vào tháng 6 năm 2026, tại Hội nghị chuyên đề IEEE/JSAP về Công nghệ và Mạch VLSI, một liên minh giữa Imec, ASML và TSMC đã trình diễn một thứ chưa từng có: các transistor hiệu ứng trường (FET) loại n (nFET) và loại p (pFET) thu nhỏ sử dụng vật liệu 2D, được tích hợp hoàn toàn trên đĩa wafer 300mm với khoảng cách cổng tiếp xúc (Contacted Poly Pitch - CPP) chỉ vỏn vẹn 50nm .

Đây không chỉ là một thí nghiệm trong phòng lab. Đây là lần đầu tiên các transistor 2D bổ sung – cả nFET lẫn pFET – được chế tạo cùng nhau trên một tấm wafer kích thước sản xuất đại trà, ở một mật độ được xem là “tấm vé thông hành” từ sự tò mò học thuật đến sản xuất công nghiệp .

Chính xác họ đã chế tạo thứ gì?

Nhóm nghiên cứu đã trình diễn hai loại linh kiện bổ sung, sử dụng các vật liệu kênh dẫn siêu mỏng khác nhau :

• nFET với kênh dẫn làm từ MoS₂ (molypden disulfide).
• pFET với kênh dẫn làm từ WS₂ (vonfram disulfide) hoặc WSe₂ (vonfram diselenide).

Tất cả các linh kiện này đều được chế tạo trên cùng một đĩa wafer silicon 300mm, sử dụng một quy trình tích hợp có khả năng mở rộng và tương thích với các công đoạn xử lý 'back-end' phía sau . Việc lựa chọn vật liệu gốc vonfram cho pFET đặc biệt đáng chú ý, bởi Imec trước đó từng báo cáo hiệu năng pFET kỷ lục sử dụng WSe₂ đơn lớp tại hội nghị IEDM 2025, đạt dòng điện dẫn lên tới 690µA/µm .

Con số chủ chốt: Khoảng cách cổng tiếp xúc 50nm

Con số gây chú ý nhất chính là CPP 50nm đạt được cho cả linh kiện nFET và pFET . Trong chế tạo chip, CPP là một trong những thước đo quan trọng nhất về mật độ transistor, là chỉ báo trực tiếp cho thấy bạn có thể thu nhỏ một quy trình logic đến mức nào.

Để so sánh, các nút silicon tiên tiến nhất trong ngành hiện nay đang hoạt động ở mật độ CPP dưới 50nm. Việc trình diễn transistor vật liệu 2D ở CPP 50nm trên đĩa wafer 300mm chứng minh rằng những vật liệu kỳ lạ này có thể “chơi cùng đẳng cấp”, không chỉ trên những mẫu nghiên cứu nhỏ xíu mà trên chính khổ wafer đang dùng trong các nhà máy sản xuất hàng loạt .

Ba cột mốc trong một quy trình tích hợp

Công trình hợp tác này đạt được ba kết quả cụ thể, đo lường được, đánh dấu một bước tiến vượt bậc so với các nghiên cứu vật liệu 2D trước đây :

1. Lần đầu tiên trên thế giới chế tạo thành công linh kiện nFET và pFET thu nhỏ ở mật độ CPP 50nm trên đĩa wafer 300mm.
2. Cả hai loại transistor đều cho thấy dòng điện rò rỉ ở trạng thái tắt (Ioff) cực thấp khi điện áp cổng bằng không (Vg=0V).
3. Hiệu năng của pFET sử dụng kênh WSe₂ tiến gần đến mức của các linh kiện quy mô phòng thí nghiệm đạt kỷ lục trước đó, xác nhận rằng phương pháp tích hợp này bảo toàn được chất lượng vật liệu.

Ngoài ra, phương pháp tích hợp kiểu CMOS này đạt tới 94% transistor hoạt động hiệu quả (xác định bằng tỉ lệ Imax/Imin lớn hơn 10⁵) trên khắp đĩa wafer, khẳng định quy trình này vừa ổn định vừa vững chắc .

Quy trình nào đã biến điều này thành có thể?

Điều gì đã tạo nên cú nhảy vọt từ phòng thí nghiệm ra nhà máy? Liên minh này đã phát triển một phương pháp tích hợp mới được thiết kế riêng cho các vật liệu TMD (transition metal dichalcogenides) – nhóm vật liệu 2D dùng cho các kênh transistor . Quy trình này bao gồm nhiều mô-đun xử lý then chốt, mang tính sống còn cho khả năng công nghiệp hóa :

• Kỹ thuật in thạch bản EUV (cực tím) để khắc các chi tiết siêu nhỏ cần cho mật độ 50nm.
• Kỹ thuật chuyển màng vật liệu TMD phù hợp cho toàn bộ đĩa wafer.
• Tích hợp điện môi có hằng số điện môi cao (high-k) cho chồng cổng.
• Cách ly kênh dẫn và các bước đánh bóng cơ hóa học (CMP) tiên tiến.

Chính sự kết hợp giữa các công cụ sản xuất bán dẫn tiêu chuẩn và cách xử lý vật liệu 2D chuyên biệt đã khiến kết quả này trở thành một đột phá thực sự về sản xuất, chứ không chỉ là một cuộc trình diễn khoa học vật liệu.

Hai rào cản bị phá vỡ cùng một lúc

Để transistor 2D có thể thay thế silicon trong các chip logic, ngành bán dẫn đã phải vượt qua hai thách thức cốt lõi . Thứ nhất, cần phải xây dựng một quy trình tích hợp hoàn chỉnh hoạt động được trên đĩa wafer 300mm – định dạng tiêu chuẩn cho sản xuất chip hiện đại. Thứ hai, quy trình đó phải hiệu quả cho cả linh kiện loại n và loại p ở cùng một mật độ siêu nhỏ, bởi logic CMOS (Complementary Metal-Oxide-Semiconductor) đòi hỏi các cặp transistor bổ sung.

Công trình của ASML-TSMC-Imec đã xóa bỏ cả hai rào cản này chỉ trong một lần trình diễn. Bằng cách kết hợp nghiên cứu lâu năm của Imec về linh kiện TMD với năng lực in thạch bản của ASML và chuyên môn sản xuất của TSMC, nhóm đã chỉ ra rằng transistor vật liệu 2D có thể được chế tạo, ở quy mô lớn, với mật độ cần thiết cho các nút logic tương lai .

Vị trí của đột phá này trên lộ trình hậu silicon

Đây không phải là một thí nghiệm đơn lẻ. Nó là đỉnh cao của một chuỗi tiến bộ bền bỉ được vun đắp trong toàn ngành.

Imec bắt đầu nghiên cứu tích hợp vật liệu FET 2D trên đĩa 300mm từ năm 2018, khi lần đầu tiên trình diễn tăng trưởng MOCVD trực tiếp của WS₂ trên các tấm wafer kích thước đầy đủ . Năm 2019, trung tâm nghiên cứu này cho ra mắt các transistor MoS₂ siêu thu nhỏ với chiều dài kênh chỉ 30nm . Đến năm 2020, Imec chính thức đưa vật liệu 2D vào lộ trình thu nhỏ logic của mình, dự kiến sẽ đưa vào từ nút A7 trở đi .

Gần đây hơn, Intel Foundry và Imec đã từng trình diễn riêng lẻ việc tích hợp mô-đun then chốt của 2DFET, bao gồm tiếp xúc nguồn/máng và chồng cổng, tương thích với nhà máy đĩa 300mm tại IEDM 2025 . Cũng tại hội nghị đó, sự hợp tác của Imec với TSMC đã tạo ra hiệu năng pFET kỷ lục trên kênh WSe₂, đặt nền tảng vật liệu cho bước đột phá năm 2026 này .

Kết quả mà ASML-TSMC-Imec công bố tháng 6/2026 đã kéo tất cả những sợi chỉ rời rạc đó lại thành một bức tranh hoàn chỉnh duy nhất: trình diễn transistor 2D bổ sung ở mật độ tương đương nhà máy trên đĩa wafer sản xuất đại trà. Cách tiếp cận tích hợp này được kỳ vọng không chỉ áp dụng cho các vật liệu TMD trong công trình này – MoS₂, WS₂, và WSe₂ – mà còn cho các vật liệu kênh 2D khác trong tương lai .

Tiếp theo là gì?

Đột phá này được công bố với tư cách là bài báo cáo T1.3 tại hội nghị VLSI 2026, với tiêu đề “First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab” (Quy trình tích hợp đầu tiên hỗ trợ EUV cho transistor N và PMOS kênh vật liệu 2D ở mật độ 50nm từ nhà máy 300mm) . Dù các đặc tính của linh kiện rất hứa hẹn, đây vẫn là một cuộc trình diễn nghiên cứu, chưa phải sản phẩm thương mại. Hiệu năng và độ tin cậy vẫn cần được chứng minh ở các mật độ dày đặc hơn nữa, và ngành công nghiệp vẫn chưa thống nhất được chồng vật liệu 2D chính xác nào sẽ được dùng cho các nút trong tương lai.

Nhưng ý nghĩa của nó là rất rõ ràng: lần đầu tiên, ngành công nghiệp bán dẫn có bằng chứng xác thực rằng transistor 2D có thể đi theo cùng một lộ trình sản xuất như silicon. Cuộc đua tới kỷ nguyên logic hậu silicon vừa trở nên thực tế hơn bao giờ hết.